数字电子秒表2new

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1、《数字逻辑课程设计》课程设计报告题目：数字电子秒表专业：0000班级：000学号+姓名：000指导教师：00006一．设计题目数字电子秒表二．设计要求1、能显示两位数10进制数，其计数范围00——99。2.具有预置数、停止功能。三．设计过程电子秒表总体方框图如图1所示。振荡电路显示显示译码译码计分数计秒数其工作原理为：首先由时基脉冲产生电路产生1Hz时基脉冲信号，将此信号作为计数芯片的计数输入端CP的输入信号。根据60秒为1分，60分为1小时，24小时为1天的进制，分别设定“秒”、“分”、“时”的计数器，分别为六十进制，六十进制，二十四进制计数器，并输出1分，1小时，

2、1天的时间信号。再将计数电路的输出状态输入到译码器芯片，产生驱动数码显示器信号，使数码显示器呈现出“秒”、“分”、“时”对应的计时数字。当需要对时、分进行校时时，校正控制电路工作，其中一个开关控制“分”时钟的正常计数和校正，另一个开关控制“时”6时钟的正常计数和校正。2.各子模块设计原理总原理图如图2图2总原理图（1）基本RS触发器电路如图3所示。6如图此单元采用集成与非门构成的基本RS触发器。属于低电平直接触发的触发器，有直接置位、复位功能。它的一路输出Q'作为单稳态触发器的输入，另一路输出Q作为与非门的输入控制信号。按动按钮开关K1（接地），则门1输出Q'=1；门

3、2输出Q=0，J1B复位后Q、Q'状态保持不变。再按动按钮开关J2B，则Q由0变为1，门5开启。为计数器启动做好准备。Q'由1变为0，送出负脉冲，启动单稳态触发器工作。（2）单稳态触发器（图4）图4单稳态触发器实验模块单稳态触发器的输入触发负脉冲信号Vi由基本的RS触发器Q'端提供，输出负脉冲Vo通过非门加到计数器的清除端R。静态时，门应处于截止状态，故电阻R必须小于们的关门电阻Roff。定时元件RC的取值不同，输出脉冲宽度也不同。当触发器脉冲宽度小与输出脉冲宽度时，可以省去输入微分电路的Rp和Cp。单稳态触发器在电子秒表中的只能是为计数器提佛那个清零信号。（3）时钟

4、发生器6图5为电子秒表电路的时钟发生电路图5由555定时器构成的多谐振荡器555定时器构成的多谐振荡器是一种性能较好的时钟源。调节电位器R1，使在输出端OUT获得频率为50HZ的矩形波形信号，当基本RS触发器Q=1时，门U4C开启，此时50HZ脉冲信号通过门U7A作为计数脉冲加于计数器U3的计数出入端CP2。（2）计数及译码显示如图6二—五—十进制加法计数器74LS90D构成的电子秒表的计数单元。6图6加法计数器74LS90D构成的电子秒表的计数单元如图其中计数器U3接成五进制形式，对频率为50HZ的时钟脉冲进行五分频，在输出端QD取得周期为0.1S的矩形脉冲，作为计

5、数器U2的时钟输入。计数器U2及计数器U1接成8421码十进制形式，其输出端与实验装置上译码显示单元的相应输入端连接，可显示0.1~0.9秒；1~9.9秒计时。当R0(1)、R0(2)均为“1”；R9(1)、R9(2)中有“0”时，实现异步清零功能，即QDQCQBQA＝0000。a)置9功能当R9(1)、R9(2)均为“1”；R0(1)、R0(2)中有“0”时，实现置9功能，即QDQCQBQA＝1001。输入输出功能清0置9时钟QDQCQBQAR0(1)、R0(2)R9(1)、R9(2)CP1CP26110××0××0000清00××011××1001置90××00×

6、×0↓1QA输出二进制计数1↓QDQCQB输出五进制计数↓QAQDQCQBQA输出8421BCD码十进制计数QD↓QAQDQCQB输出5421BCD码十进制计数11不变保持二．设计结论通过这次对电子秒表的设计，让我了解了设计电路的程序，也让我了解了关于电子秒表的基本原理与设计理念，要设计一个电路总要先用仿真仿真成功之后才实际接线的。通过这次学习，让我对各种电路都有了大概的了解，所以说，对于这些电路还是应该自己动手实际操作才会有深刻理解。三．参考文献赵春华、张学军.电子技术基础仿真实验.山东：滨州学院，2010年6