可编程逻辑器件设计及应用试验报告

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1、HarbinInstituteofTechnology可编程逻辑器件设计及应用实验报告实验一：电路图方法设计：异步16分频一、实验内容1、熟悉ISEM的安装及使用2、熟悉电路图方式的输入方法；3、熟悉ISE环境下的波形仿真4、学习SIE安装过程5、建立一个新的工程(cpld9500系列)6、输入电路图异步16分频,如图1-1所示：图1-1二实验结果1、异步16分频电路图如图1-2所示：图1-22、建立测试波形方法仿真激励图形，如图1-3所示：图1-33、引脚约束条件如下：NET"CLK"LOC="P6";NET"C

2、LR"LOC="P7";NET"O1"LOC="P42";NET"O2"LOC="P37";NET"O3"LOC="P40";NET"O4"LOC="P39";4、最终仿真结果如图1-4,1-5所示：图1-4图1-5三实验结果讨论分析通过本次试验，初步掌握了ISE的使用方法，通过ISE自带库文件完成电路的搭建，实现了对输入时钟的2分频，4分频，8分频和16分频，通过最终的试验验证得到了正确的试验结果。指导教师签字：实验二电路图方法分层设计：全加器一、实验内容1、建立一个新的工程(cpld9500系列)2、建立一个独

3、立的电路图（All_ADD）3、输入电路图：一位全加器图2-1一位全加器4、建立测试波形方法仿真激励图形图2-2波形仿真激励5、功能仿真记录结果，分析正确性。6、生成电路模块图2-3模块建立1、利用电路模块设计8位全加器，（新电路图或者顶层电路图）图2-48位全加器(顶层电路图)2、建立测试波形方法仿真激励图形图2-58位全加器波形仿真激励3、学习总线数据预置方式：通过使用相同名字来对总线进行连接设置，和总线数据格式。二实验结果一位全加器功能仿真结果：图2-6功能仿真结果8位全加器功能仿真结果一（无进位）：图2-7

4、功能仿真结果8位全加器功能仿真结果二（有进位）：图2-8功能仿真结果三实验结果讨论分析本次试验充分体现了模块化设计思想，首先我们运用库文件实现了一位全加器，也即实验中的ALL_ADD模块，在实现此模块后进行仿真分析，确定无误后，运用8个一位全加器实现实现8位全加器，考虑进位。在实验中进一步熟悉了软件的使用流程和具体的实际操作如操作总线结构等基本操作，可谓知行合一。指导教师签字：实验三Verilog语言方法设计：8位全加器一、实验内容1、建立一个新的工程(cpld9500系列)2、建立一个Verilog模块（All_

5、ADD8）图3-1建立一个新的verilog模块3、输入全加器图3-2输入全加器1、建立测试波形方法仿真激励图形测试波形一：图3-3测试波形测试波形二：图3-4测试波形2、功能仿真记录结果，分析正确性。3、建立Verilog测试模块源代码如下：1、功能仿真记录结果，分析正确性。进位结果。理解掌握语言描述。2、8位可预置计数器（试验扩展）3、建立一个Verilog模块（Counter8）源代码如下：`timescale1ns/1psmoduleextentest_v;reg[7:0]D;regCLK;regCLR;r

6、egPR;wire[7:0]Q;extendexuut(.D(D),.CLK(CLK),.CLR(CLR),.PR(PR),.Q(Q));parameterPERIOD=200;alwaysbeginCLK=1'b0;#(PERIOD/2)CLK=1'b1;#(PERIOD/2);endinitialbeginD=0;CLR=0;PR=0;#100;每隔100ns变换一次输入数据PR=1;D=17;CLR=0;#100;PR=0;#100;endendmodule1、学习总线数据预置方式2、自己建立仿真过程（波形+

7、Verilog测试）二实验结果测试波形一结果：图3-5仿真测试结果测试波形二结果：图3-6仿真测试结果文件测试结果：图3-7仿真测试结果更改数据测试结果：图3-8仿真测试结果三实验结果讨论分析本次试验与上次试验的不同之处在于：上次试验是通过库文件链接电路图先实现1位全加器，在此基础上运用8个1位全加器按照逻辑链接在一起实现8位全加器，而在本次试验中，我们运用的是Verilog语言实现，个人感觉这种更加简单清楚，首先是这种方法省去了电路链接的麻烦，其次是它的实现过程中只需要编程实现模块即可，不用先生成1位全加器，然后

8、再去实现8位全加器，编程仿真实现想要的结果后可以直接生成8位全加器模块，操作极为简单。指导教师签字：实验四LED显示模块设计一、实验内容1、在上一工程基础上继续做a、工程名称：MyProject1b、选择器件：Spartan3E2、建立LED显示模块（verilog）图4-1LED显示模块l功能说明：a、数据输入：4bits；b、数据输出；8bits；c、功