《可编程逻辑器件设计及应用》实验报告.docx

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1、HarbinInstituteofTechnology可编程逻辑器件设计及应用实验报告姓名：同组人：学号：班级：指导教师：张新潮院系：电子与信息工程学院实验一异步16分频一、实验内容1、学习SIE安装过程2、建立一个新的工程(cpld9500系列)3、输入电路图4、建立测试波形方法仿真激励图形5、功能仿真6、建立引脚约束文件NET"CLK"LOC="P6";NET"CLR"LOC="P7";NET"O1"LOC="P42";NET"O2"LOC="P37";NET"O3"LOC="P40";NET"O4"LOC="P39";1、形成下载文件二实验结果三实验结果讨论分析实验当中采用了四

2、个分频器，将发送的脉冲信号进行分频，并实现十六分频。从仿真可以看出，实验结果和预期相符地很好。指导教师签字：实验二：电路图方法分层设计：全加器一、实验内容1、建立一个新的工程(cpld9500系列)2、建立一个独立的电路图（All_ADD）3、输入电路图一位全加器4、建立测试波形方法仿真激励图形5、功能仿真见实验结果。1、生成电路模块1、利用电路模块设计8位全加器，（新电路图或者顶层电路图）2、建立测试波形方法仿真激励图形1、功能仿真仿真图见实验结果。二实验结果2.1一位全加器仿真结果2.2八位全加器功能仿真结果三实验结果讨论分析按照实验步骤依次建立相关模块，并进行仿真。从波形图中可

3、以看出，对于单个全加器可以实现全加，对于八个全加器能够实现八位全加。实验结果符合要求。指导教师签字：3实验三：Verilog语言方法设计：8位全加器一、实验内容1、建立一个新的工程(cpld9500系列)2、建立一个Verilog模块（All_ADD8）3、输入全加器moduleALL_Addr8(A,B,CI,SUM,CY);input[7:0]A;input[7:0]B;inputCI;output[7:0]SUM;outputCY;assign{CY,SUM}=A+B+CI;endmodule4、建立测试波形方法仿真激励图形5、功能仿真见实验结果。6、建立Verilog测试模块

4、自动建立后，添加//Wait100nsforglobalresettofinish#100;A=5;B=4;CI=1;#100;A=15;B=14;CI=0;#100;A=15;B=114;CI=1;#100;A=25;B=124;CI=0;#100;A=35;B=134;CI=1;#100;A=45;B=144;CI=0;#100;A=55;B=154;CI=1;#100;A=65;B=164;CI=0;#100;A=75;B=174;CI=1;#100;A=85;B=184;CI=0;//******分析结果******#100;A=215;B=194;CI=1;//******

5、分析结果******#100;A=225;B=30;CI=0;//******分析结果******#100;A=235;B=20;CI=1;//******分析结果******//Addstimulushere7、功能仿真仿真结果见实验结果。8、8位可预置计数器（实验拓展）9、建立一个Verilog模块（Counter8）（学习原理，说明功能）moduleCounter8(D,CLK,PR,CLR,Q);input[7:0]D;inputCLK;inputPR;inputCLR;output[7:0]Q;reg[7:0]Q=0;always@(posedgeCLK)beginif(P

6、R==1)Q<=D;elseif(CLR==1)Q<=0;elseQ<=Q+1;endendmodule10、自己建立仿真过程（波形+Verilog测试）1）波形仿真图见实验结果。2）verilog测试代码见图：二实验结果2.1A=85;B=184;CI=02.2A=215;B=194;CI=12.3A=225;B=30;CI=02.2Verilog测试仿真图结果实验程序：moduleALL_ADD8(A,B,CI,SUM,CY);input[7:0]A;input[7:0]B;inputCI;output[7:0]SUM;outputCY;assign{CY,SUM}=A+B+CI

7、;endmodulemodulecounter8(D,CLK,PR,CLR,Q);input[7:0]D;inputCLK;inputPR;inputCLR;output[7:0]Q;reg[7:0]Q=0;always@(posedgeCLK)beginif(PR==1)Q<=D;elseif(CLR==1)Q<=0;elseQ<=Q+1;endendmodule三实验结果讨论分析依次按照A=85;B=184;CI=0;A=215;B=194;CI=1;