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1、常用电平标准的讨论(TTL,ECL,PECL,LVDS、CMOS、CML,GTL,HSTL,SSTL)部分资料上说它们的逻辑标准,门限都是一样的,就是供电大小不同,这两种电平的区别就是这些么?是否LVTTL电平无法直接驱动TTL电路呢?另外,"因为2.4V与5V之间还有很大空闲,对改善噪声容限并没什么好处,又会白白增大系统功耗,还会影响速度。" 中,关于改善噪声容限和系统功耗部分大家还有更深入的解释么?简单列个表把 Voh Vol Vih Vil VccTTL 2.4 0.4 2.0 0.8 5CMOS 4
2、.44 0.5 3.5 1.5 5LVTTL 2.4 0.4 2.0 0.8 3.3LVCMOS 2.4 0.5 2.0 0.8 3.3SSTL_21.82 0.68 1.43 1.07 2.5根据上表所示,LVTTL可以驱动TTL,至于噪声,功耗问题小弟就不理解了,希望高手赐教!TTL和LVTTL的转换电平是相同的,TTL产生于1970年代初,当时逻辑电路的电源电压标准只有5V一种,TTL的高电平干扰容限比低电平干扰容限大.CMOS在晚十几年后才形成规模生产,转换电平是电源电压的一半.1990年代才产生了3.3V/
3、2.5V等不同的电源标准,于是重新设计了一部分TTL电路成为LVTTL. LVTTLTTL和LVTTL的转换电平是相同的,TTL产生于1970年代初,当时逻辑电路的电源电压标准只有5V一种,TTL的高电平干扰容限比低电平干扰容限大.CMOS在晚十几年后才形成规模生产,转换电平是电源电压的一半.1990年代才产生了3.3V/2.5V等不同的电源标准,于是重新设计了一部分TTL电路成为LVTTL.ECL电路是射极耦合逻辑(EmitterCoupleLogic)集成电路的简称与TTL电路不同,ECL电路的最大特点是其基本门电路
4、工作在非饱和状态所以,ECL电路的最大优点是具有相当高的速度这种电路的平均延迟时间可达几个毫微秒甚至亚毫微秒数量级,这使得ECL集成电路在高速和超高速数字系统中充当无以匹敌的角色。 ECL电路的逻辑摆幅较小(仅约0.8V,而TTL的逻辑摆幅约为2.0V),当电路从一种状态过渡到另一种状态时,对寄生电容的充放电时间将减少,这也是ECL电路具有高开关速度的重要原因。但逻辑摆幅小,对抗干扰能力不利。 由于单元门的开关管对是轮流导通的,对整个电路来讲没有“截止”状态,所以单元电路的功耗较大。 从电路的逻辑功能来看,EC
5、L集成电路具有互补的输出,这意味着同时可以获得两种逻辑电平输出,这将大大简化逻辑系统的设计。 ECL集成电路的开关管对的发射极具有很大的反馈电阻,又是射极跟随器输出,故这种电路具有很高的输入阻抗和低的输出阻抗。射极跟随器输出同时还具有对逻辑信号的缓冲作用。在通用的电子器件设备中,TTL和CMOS电路的应用非常广泛。但是面对现在系统日益复杂,传输的数据量越来越大,实时性要求越来越高,传输距离越来越长的发展趋势,掌握高速数据传输的逻辑电平知识和设计能力就显得更加迫切了。 1.几种常用高速逻辑电平 1.1LVDS电平
6、 LVDS(LowVoltageDifferentialSignal)即低电压差分信号,LVDS接口又称RS644总线接口,是20世纪90年代才出现的一种数据传输和接口技术。 LVDS的典型工作原理如图1所示。最基本的LVDS器件就是LVDS驱动器和接收器。LVDS的驱动器由驱动差分线对的电流源组成,电流通常为3.5mA。LVDS接收器具有很高的输入阻抗,因此驱动器输出的大部分电流都流过100Ω的匹配电阻,并在接收器的输入端产生大约350mV的电压。当驱动器翻转时,它改变流经电阻的电流方向,因此产生有效的逻辑“1”和逻
7、辑“0”状态。LVDS技术在两个标准中被定义:ANSI/TIA/EIA644(1995年11月通过)和IEEEP1596.3(1996年3月通过)。这两个标准中都着重定义了LVDS的电特性,包括: ①低摆幅(约为350mV)。低电流驱动模式意味着可实现高速传输。ANSI/TIA/EIA644建议了655Mb/s的最大速率和1.923Gb/s的无失真通道上的理论极限速率。 ②低压摆幅。恒流源电流驱动,把输出电流限制到约为3.5mA左右,使跳变期间的尖峰干扰最小,因而产生的功耗非常小。这允许集成电路密度的进一步提高,即
8、提高了PCB板的效能,减少了成本。 ③具有相对较慢的边缘速率(dV/dt约为0.300V/0.3ns,即为1V/ns),同时采用差分传输形式,使其信号噪声和EMI都大为减少,同时也具有较强的抗干扰能力。 所以,LVDS具有高速、超低功耗、低噪声和低成本的优良特性。 LVDS的应用模式可以有四种形