秒计时器的设计详解

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1、桂林电子科技大学课程设计（论文）报告用纸第11页共12页引言《课程设计》是为了让我们更好的理解所学知识，体会理论与实践之间的联系，将所学理论真正用到实处。作为一名合格的大学生不仅需要有扎实的理论知识，还需要过硬的动手能力；《课程设计》这门课程就给了我们这样一个机会。此次课程设计，让我们用所学的数字电子技术的基础知识，设计一个秒计时器，不仅能够加深我们对电子系统设计过程的理解，而且有助于我们对书本知识的进一步深化。本作品的实现全部采用各种门电路及计数器芯片，利用自锁开关对电路进行控制，并且计时器具有十秒报警功能。1设计任务及要求1.1设计任务设计并制作一个秒计时器1.2设计要

2、求1)有秒计时显示功能；2)设定外部操作开关，控制计时器的清零、启动和暂停/连续功能；3)计时器为秒递减或递加计时器，其计时间隔为1s；4)计时器计时值为10秒的整数倍时，有提示。2系统各部分设计方案介绍2.1设计总体方框图系统电源主计数器74ls19210s整数倍报警器显示数码管清零/启动控制开关秒脉冲发生器暂停/连续控制开关图2.1.1系统框图2.2系统各部分设计方案介绍11桂林电子科技大学课程设计（论文）报告用纸第11页共12页2.2.1秒脉冲发生器的设计A、方案一：利用运放构成振荡器分析：该方案电路比较简单，计算相对容易。但是，运放振荡输出不是TTL电平，需要加一个

3、正向偏移电平才能为后级电路所用，而且该方案输出波形的边沿不够陡峭，运放一般要采用双电源供电，调节也较为困难，实现起来不太方便。综合考虑，不采用此方案。B、方案二：对晶体振荡器的输出进行分频分析：晶体振荡器的输出虽然很稳定，但是输出频率一般较高，如果对其进行分频，需要用到多级电路，这样中间误差会变大，而且会提高制作成本，且晶体振荡器的输出一般为正弦，要得到方波，还需要整形，这又增加了电路设计与调试的复杂度。因此，不采用该方案。C、方案三：利用555产生1KHz脉冲，再对其进行一千分频分析：555产生脉冲的的电路不仅具有简单、易调节的特点，而且产生的脉冲较为稳定，输出电平为TT

4、L电平，无需整形就可以直接运用于后级电路的输入，非常符合本课题的设计要求。设计的详细过程：①产生脉冲的电路。图2.2.11KHz脉冲产生电路11桂林电子科技大学课程设计（论文）报告用纸第11页共12页②对脉冲产生电路（图2.2.1）的分析与计算。该电路是利用555构成的多谐振荡器。其中C1为决定振荡周期的充放电电容，R1、R2、R3与C1构成充电回路，C1、R3、R2构成放电回路，3号管脚为信号的输出端。该电路相关参数的计算公式如下所示：充电时间：T1=0.7(R1+R2)C放电时间：T2=0.7R2C振荡周期：T=T1+T2=0.7(R1+2R2)C占空比：D=T1/T本

5、设计中要求产生1KHz矩形脉冲。由T=1/f可知T=1ms，带入上式，可得到(R1+2R2)C的值，为了使振荡器更易起振，电容值不易选取太大，这里取C等于0.01uF（103瓷片电容）。于是我们可以得到(R1+2R2)约为144，又由占空比的计算公式D=T1/T，要想得到接近50%的占空比，在选取R1和R2时应尽量使R2的值远大于R1，根据实际情况，选取标称电阻R1为6.8、R2为68，为了防止理论与实际之间的差距，外加滑动变阻器R3对周期与占空比进行调节，为了方便调节到所需的1KHz，调节范围不亦过大，故R3的值不应太大，这里我们取R3为10。③一千分频电路的设计。由三片

6、十进制计数芯片74ls192以串联进位方式构成，该电路接法简单且不用外加门电路对其进行置位。74ls192的引脚排列及功能表如下所示：（a）引脚排列（b）逻辑符号图2.2.274ls192的引脚图和逻辑符号11桂林电子科技大学课程设计（论文）报告用纸第11页共12页图2.2.374ls192的功能表电路如下图所示：图2.2.474ls192构成的一千分频电路图2.2.4中U2的5号脚接①中的3号脚（1KHz脉冲输出端），由于本课题采用加法计数方式，故每片芯片的4号脚接固定的高电平，进位端12号脚接下一芯片的5号脚（加法计数脉冲输入端），分频出来的1Hz脉冲由U4的12号脚输

7、出到后级电路。当用开关去控制分频方法产生的时钟信号时，基本不用考虑按键的抖动问题，此处将在按键去抖的篇幅中具体提及。2.2.2主计数器的设计11桂林电子科技大学课程设计（论文）报告用纸第11页共12页本课题中主计数器依然采用74ls192,74ls192的管脚分布与功能表如前所述，由于欲设计的秒计数器为六十进制且计数方式为加法，故每片芯片的4号脚接固定的高电平。六十进制的计数器，需要由两片十进制芯片构成，和分频电路一样，采用串行进位方式，个位计数芯片的进位端（12号脚）接上十位计数芯片的脉冲输入端（5号脚）。对于六