六位数码管动态扫描显示电路设计与实现

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1、可编程逻辑器件技术项目设计报告课题名称：六位数码管动态扫描显示电路设计与实现班级：13电子（2）班姓名：许宋如指导老师：龚兰芳一、设计要求1）用VHDL语言设计一个可以实现以下功能的程序：六个数码管可以同时工作，显示不同的数字。2）编写完程序之后并在开发系统上进行硬件测试。二、任务分析串行连接，即每个数码管对应的引脚都要连接在一起（如每个数码管的a引脚都要接到一起，然后再接到CPLD/FPGA上的一个引脚上），通过控制公共端（图5中的K端）控制相对应的数码管亮、灭（共阴极数码管的公共端为高电平时，LED不亮；共阳极的公共端为低电平时，LED不亮）。串行法的优点在于消耗的系统资源少，占

2、用的I/O口少，N个数码管只需要（7+N）个引脚（如果需要小数点，则是（8+N）个引脚）。其缺点是控制起来不如并行法容易。三、设计原理四、硬件要求主芯片EPM240T100C5，六个共阴极七段数码管。五、源程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitydtisport(clock:instd_logic;numa,numb:inintegerrange0to9;en:outstd_logic_vector(0to5);display:outstd_logic_vector(0

3、to6)--(a~g));end;architecturedecoderofdtissignalcounter:integerrange0to9;signalclk_1:std_logic;signalnumc,numd,nume,numf:integerrange0to9;beginnumc<=0;numd<=0;nume<=0;numf<=0;process(clock)variablecnt1:integerrange0to1000;variablecnt2:integerrange0to50;------------------------------------------

4、------------------------1000Hzbeginifrising_edge(clock)thenifcnt1=1000thencnt1:=0;Ifcnt2=50thencnt2:=0;clk_1<=notclk_1;elsecnt2:=cnt2+1;endif;elsecnt1:=cnt1+1;endif;endif;endprocess;-----------------------------------------------------------------------process(clk_1)variablenum:integerrange0to9

5、;beginifrising_edge(clk_1)thenifcounter=5thencounter<=0;elsecounter<=counter+1;endif;casecounteriswhen0=>en<="011111";num:=numa;when1=>en<="101111";num:=numb;when2=>en<="110111";num:=numc;when3=>en<="111011";num:=numd;when4=>en<="111101";num:=nume;when5=>en<="111110";num:=numf;whenothers=>en<="

6、000000";num:=0;endcase;casenumiswhen0=>display<="1111110";when1=>display<="0110000";when2=>display<="1101101";when3=>display<="1111001";when4=>display<="0110011";when5=>display<="1011011";when6=>display<="0011111";when7=>display<="1110000";when8=>display<="1111111";when9=>display<="1111011";whe

7、nothers=>display<="0000000";endcase;endif;endprocess;end;六、接线图七、现象描述以上程序在硬件上的现象是从左往右数，前四个显示字形为0，后两个数码管由八个拨码开关控制显示字形。拨码开关打到相应位置的二进制数，对应在七段数码管上显示相应字形，形如七段数码管显示译码器的硬件现象测试。八、总结通过这次动态扫描设计实验，明显加强了对译码器程序的编写。对比七段数码管显示译码器的实验，更加熟练的运用各程序模块。对