宽带无线接入网中的rs编译码硬件解决方案

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1、宽带无线接入网中的RS编译码硬件解决方案～教育资源库一、引言　　差错控制技术对提高通信系统的可靠性有重要作用。RS码具有很强的纠错能力，既可以纠随机错，又可以纠突发错，在通信系统中应用广泛。RS的编码方案相对简单，在此不赘述，仅在最后的测试过程中给出测试结果。但RS码的解码复杂度高，数学运算量大，国内的硬件及软件解码方案大多不能满足高速率的传输需求，一般适用于10MHz以下。本文基于欧氏算法(EuclideanAlgorithm)和IDFT相结合的RS解码方案利用FPGA芯片实现了GF（２８）上符号速率为32.5　MHz的流

2、式解码方案,最大延时为640　ns，参数可以根据需要灵活设置。　　二、RS码的结构　　对于码长为Ｎ＝q-1，生成多项式为g(x)=(x，αi∈ＧＦ（q)的RS码有最小码距δ＝２t+1，能够纠正t个随机或突发错误。　　　　错，当符号速率为50　MHz时，可以在信道误比特率为１０－３情况下，把误码率改善为１０－７以下。　　三、欧氏算法与IDFT结合的RS码译码方案　　RS码是BCH码的子类。RS译码算法一般分为3步：伴随式的计算、关键方程的获得和错误图样的求解。如何由伴随式计算差错定位多项式是

3、RS译码中最困难和最关键的一步。　　联接多项式的求解方法很多，但欧氏算法数据存储量少，控制简捷；通过VC仿真也证明适合于硬件实现，因而曾被美CCSDS机构推荐使用。采用欧氏算法获取联接多项式，所需时间与错误个数成正比，而通常出现多个错误的概率远远低于少个错误，因此从时间上考虑，采用欧氏算法是较好的选择。　　在获得关键方程以后，利用频域的处理方法，采用最短线性移存器的综合和IDFT变换的方法进行错误值的求解，逻辑单元简单，耗时少。虽然在IDFT时需要较多的资源，但对ＧＦ（２n)来说，当n＜１０的情况下，变换域译码器要比时域译码

4、器简单得多［２］。　　因而在课题中采用了Euclidean算法和频域处理相结合的方法，获得了较好的效果。Euclidean算法［３］步骤如下：　　　　(2)按所列方法进行迭代　　　　四、RS译码在FPGA上的实现　　有限域乘法器和控制逻辑的设计在上述3个步骤中最为重要：有限域的运算速度是制约译码速度快慢的瓶颈，控制逻辑决定了译码的流程。硬件电路的软件开发工具给设计复杂电路提供了简捷的思路。本系统采用了QUARTUS与第三方软件相结合的方法，用VHDL语言设计了大部分功能模块。特别是在乘法器设计中，乘数确定、被乘数不定的乘法器

5、以及乘数、被乘数均不定的有限域乘法器，经逻辑综合和优化设计后，运算速度可分别在6.8ns和11.6ns内完成，完全可以满足系统符号速率50MHz的要求。　　1伴随式Ｓ０，Ｓ１，，Ｓ２t－１的求解　　令r１，r２，，rn为接收到的RS码字，考虑到RS系统码监督矩阵的性质有：　　　　由此可构造出乘法电路，如图1所示。　　　　　　利用此简单的逻辑电路即可实现伴随式的计算，保证了接收码字在输入结束(小于3ns）时，即可获得伴随式。当Ｓ０，Ｓ１，，Ｓ２t-1均为0时，译码结束，给出标志。否则，启动步骤２；　　2．利用伴随式计算差错

6、定位多项式　　在获得伴随式的基础上，可求解错误定位多项式：　　　　求解过程如图2所示。　　　　　　从图2可以看出，当伴随式计算完毕后，在时钟上升沿送入控制单元2，使除数多项式寄存器初始化，同时控制单元1将被除数多项式寄存器初始化为x２t。控制单元1在时钟的驱动下，控制被除数多项式寄存器进行数据的更迭。控制单元2在时钟的驱动下控制除数多项式寄存器进行数据的代换。对输出的商多项式利用迭代得出关键方程。当输出的余式次数低于t=8时，计算结束，启动步骤3；同时，全系统清零，准备下一个过程的开始。　　此种设计仅需2组寄存器和一组除法

7、运算单元，资源耗费较少。框图中采用的并行算法和梯形拓扑结构保证了欧氏算法的速度。当t≤8时，每增加一个错误位置，耗费时间将增加80ns。不过，由于少数错误出现的概率远远大于多个错误的概率，耗时与错误多少成正比的特性正是我们所期望的。　　应该指出，系统速度的进一步提高受到求逆运算速度的限制，求逆运算没有明确的数学结构，通常采用查表的方法，这是制约速度提高的瓶颈。但针对流式译码，上述结构已能满足要求。　　3.利用最短线性移存器综合和IDFT变换获取错误图样　　硬件实现框图见图3。用Ｓt-1，Ｓt-2，，Ｓ１，Ｓ０和&sig

8、ma;(x)经循环迭代产生Ｓ０，，Ｓt,St+１，，Ｓn-2，Ｓn-1，即S序列，由此计算产生的Ｓt与经第一级伴随式电路12下一页友情提醒：，特别！产生的St进行比较，两者相等表示欧氏算法获得的σ(x)是正确的，此时Flag输出标志位0；不等则表示译码错误，输出