设计方案论证

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1、第二章设计方案论证2.1整个系统的原理整个系统的设计方案如下面的介绍，主要是，系统原理，控制芯片介绍和管脚的说明。2.1.1系统原理说明图2.1系统原理框图从上面的框图我们很容易的可以看出，CPU是整个电路的核心，它受电源驱动，然后驱动555电路和液晶屏，并且反馈到上位机。整个设计的大体思想就是这样，CPU作为最核心的部件，是这给那个电路的主体，也是整个电路的控制部分。此次我们采用的是由飞利浦公司生产的P89V5RD2HBA单片机芯片。芯片的引脚图如图2.2所示。本设计工作,我主要负责的是软件的编程的工作,这就需要对所用的主芯片要有一个详实的了解,下面是我们在此次

2、设计中用到的芯片口的详细资料,(说明,本次设计中P2口没有用到,作为红外线报警器的扩展口来用,以备今后对红外线的升级之用.)2.1.2控制芯片介绍在本系统中采用的控制芯片是P89V51RD2，P89V51RD2是一款80C51微控制器，包含64kBFlash和1024字节的数据RAM。-40-P89V51RD2的典型特性是它的X2方式选项。利用该特性，设计工程师可使应用程序以传统的80C51时钟频率（每个机器周期包含12个时钟）或X2方式（每个机器周期包含6个时钟）的时钟频率运行，选择X2方式可在相同时钟频率下获得2倍的吞吐量。从该特性获益的另一种方法是将时钟频率

3、减半而保持特性不变，这样可以极大地降低电磁干扰(EMI)。Flash程序存储器支持并行和串行在系统编程（ISP）。并行编程方式提供了高速的分组编程（页编程）方式，可节省编程成本和上市时间。ISP允许在软件控制下对成品中的器件进行重复编程。应用固件的产生/更新能力实现了ISP的大范围应用。它的主要特性如下：（1）80C51核心处理单元；（2）5V的工作电压，操作频率为0～40MHz；（3）16/32/64kB的片内Flash程序存储器，具有ISP（在系统编程）和IAP（在应用中编程）功能；（4）通过软件或ISP选择支持12时钟（默认）或6时钟模式；（5）SPI（串行

4、外围接口）和增强型UART；（6）PCA（可编程计数器阵列），具有PWM和捕获/比较功能；（7）4个8位I/O口，含有3个高电流P1口（每个I/O口的电流为16mA）；（8）3个16位定时器/计数器；（9）可编程看门狗定时器（WDT）；（10）8个中断源，4个中断优先级；（11）2个DPTR寄存器；（12）低EMI方式（ALE禁能）；（13）兼容TTL和CMOS逻辑电平；（14）掉电检测；（15）低功耗模式（16）掉电模式，外部中断唤醒；（17）空闲模式；（18）DIP40，PLCC44和TQFP44的封装；P89V51RD2的管脚如图2.2所示。-40-图2.2

5、系统CPU芯片管脚图2.1.3管脚的具体说明本次设计中对芯片的使用管脚（注：本次只对设计中所用的管脚作介绍）如表2.1所示：表2.1P89V51RD2的管脚说明符号类型描述P0.0—P0.7I/OP0口：P0口是一个8位开漏双向I/O口。写入‘1’时P0口悬浮，可用作高阻态输入。当访问外部程序和数据存储器时，P0口复用为低位地址和数据总线。应用中P0口利用强内部上拉来发送‘1’电平。P0口可在外部主机模式编程过程中接收代码字节和在外部主机模式校验过程中发送代码字节。P0口用作程序校验或通用I/O口时均需连接一个外部上拉电阻。P1.0—P1.7I/O带内部上拉P1口

6、：P1口是一个带内部上拉的8位双向口。写入‘1’时P1口被内部上拉拉高，可用作输入。用作输入时，由于内部上拉的存在，P1-40-口被外部器件拉低时将吸收电流（IIL）。此外，P1.5,P1.6,P1.7还有16mA的高电流驱动能力。在外部主机模式编程和校验中，P1口也可接收低位地址字节。P1.0I/OT2：定时器/计数器2的外部计数输入或时钟输出。P1.1IT2EX：定时器/计数器2捕获/重装触发和方向控制。P1.2IECI：外部时钟输入。PCA的外部时钟输入。P1.3I/OCEX0：PCA模块0的捕获/比较外部I/O口。每个捕获/比较模块连接一个P1口用作外部I

7、/O口。该口线不被PCA占用时仍可用作标准I/O口。P1.4I/O/SS：SPI从机选择输入。CEX1：PCA模块1的捕获/比较外部I/O口。P1.5I/OMOSI：SPI主机输出从机输入端。CEX2：PCA模块2的捕获/比较外部I/O口。P1.6I/OMISO：SPI主机输入从机输出端。CEX3：PCA模块3的捕获/比较外部I/O口。P1.7I/OSCK：SPI主机输出从机输入端。CEX4：PCA模块4的捕获/比较外部I/O口。P2.0—P2.7I/O带内部上拉P2口：P2口是一个带内部上拉的8位双向口。写入‘1’时P2口被内部上拉拉高，可用作输入。用作输入时，

8、由于内部上