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1、(上海华虹)1、国家211工程本科以上，电子类相关专业，外貌具有亲和力 2、较强的逻辑思维能力，语言表达能力，善于撰写报告 3、勇于承受工作压力和挫折、随机应变 4、熟悉mcu软、硬件应用，具备独立开发能力优先 5、熟悉模拟电路应用，具备产品开发和应用能力优先(华为)1。集成电路设计前端流程及工具。答：前端流程主要是RTL级设计，验证，综合。后端主要是布图布线综合后的输出文件，可以拿去做layout，将电路fit到可编程的片子里或者布道硅片上，这分单元库和全定制。单元库下一步就是自动布局布线,autoplace&route，简称ap
2、rcadence的工具是SiliconEnsembler,Avanti的是Apollo；全定制Cadence的工具是layouteditor。2。FPGA和ASIC的概念,他们的区别答：FPGA是可编程ASIC；ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。根据一个用户的特定要求，能以低研制成本，短交货周期供货的全定制，半定制集成电路。与门阵列等其它ASIC相比，它们又具有设计开发周期短，设计制造成本低，开发工具先进、标准产品无需要测试、质量稳定以及可实时在线检验等优点。3。LATCH和DFF的概念和区别答：L
3、ATCH和DFF都是时序逻辑，区别为：latch同其所有的输入信号相关，当输入信号变化时latch就变化，没有时钟端；DFF受时钟控制，只有在时钟触发时才采样当前的输入，产生输出。当然因为二十都是时序逻辑，所以输出不但用当前的输入相关还同上一时间的输出相关。4。用DFF实现二分频。答：modulediv2(inputwireen_n,inputwireout_clk）;WireD;WireQ;AssignD=en_n&(~Q);DFF(.clk(clk),.D(D),.Q(Q));Assignout_clk=Q;endmodule5。用VE
4、RILOG或VHDL写一段代码,实现消除一个glitch答：滤掉小于1个周期glitch的原理图如下：verilog代码实现如下：moduledigital_filter_(clk_in,rst,host_rst,host_rst_filter);input clk_in;input rst;input host_rst;outputhost_rst_filter;reghost_rst_d1;reghost_rst_d2;always@(posedgeclk_inornegedgerst) begin if(~rst) begin
5、 host_rst_d1<=1'b1; host_rst_d2<=1'b1; end else begin host_rst_d1<=host_rst; host_rst_d2<=host_rst_d1; end endassignhost_rst_filter=host_rst_d1
6、host_rst_d2;endmodule 滤掉大于1个周期且小于2个周期glitch的原理图如下：verilog代码如下：moduledigital_filter_(clk_
7、in,rst,host_rst,host_rst_filter);input clk_in;input rst;input host_rst;outputhost_rst_filter;reghost_rst_d1;reghost_rst_d2;reghost_rst_d3;always@(posedgeclk_inornegedgerst) begin if(~rst) begin host_rst_d1<=1'b1; host_rst_d2<=1'b1; host_rst_d3<=1'b1;
8、 end else begin host_rst_d1<=host_rst; host_rst_d2<=host_rst_d1; host_rst_d3<=host_rst_d2; end endassignhost_rst_filter=host_rst_d1
9、host_rst_d2
10、host_rst_d3;endmodule6。给一个表达式f=xxxx+xxxx+xxxxx+xxxx用最少数量的与非门实现（实际上就是化简）7。用VERILOG或VHDL写一段代码,实现10进制计数
11、器。8。给出一个门级的图,又给了各个门的传输延时,问关键路径是什么,还问给出输入,使得输出依赖于关键路径。9。A,B,C,D,E进行投票,多数服从少数,输出是F（也就是如果A,B
