_allegro原理图设计教程

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1、原理图设计简介本文简要介绍了原理图的设计过程，希望能对初学者有所帮助。一．建立一个新的工程在进行一个新的设计时，首先必须利用ProjectManager对该设计目录进行配置，使该目录具有如下的文件结构。ProjectProjectdirectoryProjectfile包含了该设计的所有配置信.cpm息。如文件名称，所用的文件库等。cds.lib包含了该设计所用到的所有库文件的路径。designlibrary该目录下存放原理图等相关worklib信息。DesigndirectoryDesign下面举例说

2、明：启动ProjectManagerOpen:打开一个已有Project.New:建立一个新的Project.点击New如下图：此处添入你的工程名如：myprojectcadence将会以你所填入的projectname如：myproject给projectfile和designlibrary分别命名为myproject.cpm和myproject.lib点击下一步AvailableLibrary：列出所有可选择的库。包括cadence自带库等。ProjectLibrary：个人工程中将用到的所有库。如myproject_lib点

3、击下一步此处添入你的设计名如：mydesign点击下一步点击Finish完成对设计目录的配置。为统一原理图库，所有共享的原理图库统一放在CDMA硬件讨论园地----PCB设计专栏内。其中：libcdma目录为IS95项目所用的器件库。libcdma1目录为IS95项目之后所用的器件库。每台机器上只能存放一套共享的原理图库，一般指定放在D：盘的根目录下，即：D：libcdma,D：libcdma1...*注意：设计开始时，应该首先将机器上的库与共享的原理图库同步。下面介绍如何将共享库加入到自己的工程库中。点击Setup点击Edi

4、t编辑cds.lib文件。添入以下语句:definelibcdmad:libcdmadefinelibcdma1d:libcdma1则库libcdma,libcdma1被加入AvailiableLibrary项内。如下图：点击Add依次将库libcdma,libcdma1加入右边自己的工程库中。另：可通过右端Up,Down键排列库的优先级。以上的准备工作完成后，即可进入Concept-HDL环境进行原理图的绘制。二．原理图的设计点击DesignEntry进入Concept-HDLConcept-HDL是Cadence的电路原理

5、图设计输入环境，下图为Concept---HDL的目录结构：worklib如：mydesignDesign_nameSch_1Page1.csa:第1页原理图的ASCII描述Page1.csb:第1页原理图的二进制描述Page1.csv:第1页原理图的ASCII连接文件Verilog.v:按verilog仿真格式存放的设计网表在concept中电路原理图的设计流程如下：放置元器件（Addingparts）连线（addingwires）定义信号名（addsingnal_name）添加属性（Property,Attribute）YN完

6、成原理图输入否Y存盘（save,saveas）下面就流程的各个部分做简单介绍。◎1.Addingparts使用Component---add命令在原理图中加元器件。▲注意：为避免调出的元器件连线错位。栅格设置：栅格为50mil栅格显示为100mil首先应放入公司的标准图框（libcdmaFrameA1---A4,A4plus），再在图框内添加所需器件。其中介绍两个命令：▲Version----改变元器件符号版本▲Section----指定逻辑元器件在物理封装中的位置。并显示pin_number.如下图：▲Replace-----

7、-元件替换。指用一个元件替换图中的另一个元件。由于涉及到出料单的问题。放置器件（尤其是分立元件）时请按照《CDMA硬件部原理图设计规范》去做。对含有PPT信息的器件(PPT表包含有器件的材料代码和封装信息)，可以按下图，选择以Physical方式从PPT中调入器件。◎2.Addingwiresa.使用Wire----Draw命令可在连线的同时，对该线网加信号名。▲靠近需要连线的元件管脚处，使用shift+right键可以准确快捷地捕捉pin脚并连线。b.使用Wire----Route命令可自动完成点到点连线。◎3.Namingwi

8、resConcept—HDL可以通过相同信号名自动建立两个线网的连接关系。使用Wire----signame命令可标记一根线网使用Text----change命令改正和重新命名信号名。a.总线总线的信号名格式为〈msb..lsb>,msb指总线的最