数字逻辑与数字系统实验指导

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1、实验四时序逻辑电路设计一、实验目的1．掌握简单的时序电路的设计方法。2．掌握简单时序电路的调试方法。二、实验设备和器件1．实验设备：NJS-II实验箱、万用表。2．实验器件：74LS20、74LS00、74LS04、74LS74、74LS112。三、预习要求1．复习同步时序电路的设计方法。2．设计画出实验逻辑电路图.（标明电路中芯片引脚号，以利于提高连线速度。）3．拟出测试表格。四、实验原理1．时序逻辑电路时序逻辑电路又简称为时序电路。这种电路的输出不仅与当前时刻电路的外部输入有关，而且还和电路过去的输入情况（或称电路原来的状态）有关。时序电路与组合电路

2、最大区别在于它有记忆性，这种记忆功能通常是由触发器构成的存贮电路来实现的对时序电路逻辑功能的描述，主要有逻辑函数、状态表、状态图、时序图等。通常时序电路又分为同步和异步两大类。在同步时序电路中，所有触发器的状态更新都是在同一个时钟脉冲作用下同时进行的。从结构上看，所有触发器的时钟端都接同一个时钟脉冲源。在异步时序电路中，各触发器的状态更新不是同时发生，而是有先有后，因为各触发器的时钟脉冲不同，不象同步时序电路那样接到同一个时钟源上。某些触发器的输出往往又作为另一些触发器的时钟脉冲，这样只有在前面的触发器更新状态后，后面的触发器才有可能更新状态。这正是所谓

3、“异步”的由来。对于那些由非时钟触发器构成的时序电路，由于没有同步信号，所以均属异步时序电路（称为电平异步时序电路）。2．同步时序电路的设计同步时序电路设计的关键在于求出驱动方程和输出方程，其设计的具体步骤如下：（1）根据设计要求画出原始状态图。（2）状态化简。（3）状态分配，确定触发器个数及类型。（4）列出结合真值表。（5）求出驱动方程和输出方程。（6）画逻辑图。（7）检查能否自启动。五、实验内容1．用双JK触发器74LS112设计一个四进制同步加法计数器，并进行逻辑功能的测试。2．用双D触发器74LS74设计一个四进制减法计数器，并进行逻辑功能的测试

4、。3．（选做）用74LS112双JK触发器设计一个串行数据检测器，当连续输入3个或3个以上的1时输出为1，其他输入情况下输出为0。以上设计过程中可借助与非门、非门实现。六．实验报告1．实验内容要交代清楚（共做几个实验，每个实验具体的实验步骤，设计的逻辑电路图，使用的集成块名称和引脚号，实验接线图，逻辑关系表达式及真值表，真实填写实验数据）。2．实验心得。重点写实验中掌握了哪些知识，理论与实践结合时遇到哪些问题，如何思考和解决的。附：本实验用到的集成电路引脚功能