实验二利用msi设计组合逻辑电路

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1、实验报告SUNYAT-SENUNIVERSITY院（系）信息科学与技术学院学号14348XXX班级计科3班专业计算类实验人实验题目：利用msi设计组合逻辑电路2015年5月1日一、实验目的：1．熟悉编码器、译码器、数据选择器等组合逻辑功能模块的功能与使用方法。2．掌握用MSI设计的组合逻辑电路的方法。3.利用ISIS软件设计一个一元算术逻辑单元。4.了解VerilogHDl硬件描述语言。二、实验仪器及器件：1．数字电路实验箱、数字万用表、示波器。2．器件：74LS00X1,74LS197X1,74LS138X1,74LS151X13.电脑，ISIS7.1软件。三、实验预习

2、：1．复习常用组合逻辑电路工作原理和设计方法，及与之相应的MSI功能表及其使用方法。2．复习采用中规模集成电路实现组合逻辑电路的方法，如使用译码器和数据选择器实现组合逻辑电路。3.复兴计算机辅助电路反真软件ISIS7.1。第27页，共27页实验报告SUNYAT-SENUNIVERSITY院（系）信息科学与技术学院学号14348XXX班级计科3班专业计算类实验人实验题目：利用msi设计组合逻辑电路2015年5月1日四．实验原理：中规模的器件，如译码器、数据选择器等，它们本身是为实现某种逻辑功能而设计的，但由于它们的一些特点，我们也可以用它们来实现任意逻辑函数。1．用译码器现

3、实组合逻辑电路译码器是将每个输入的二进制代码译成对应的输出高、低电平信号。如图（一）为3线—8线译码器。当附加控制门GS的输出为高电平(S=1)时，可由逻辑图写出。第27页，共27页实验报告SUNYAT-SENUNIVERSITY院（系）信息科学与技术学院学号14348XXX班级计科3班专业计算类实验人实验题目：利用msi设计组合逻辑电路2015年5月1日从上式可看出。Y0—Y7同时又是A2、A1、A0这三个变量的全部最小项的译码输出。所以这种译码器也叫最小项译码器。如果将A2、A1、A0当作逻辑函数的输入变量，则可利用附加的门电路将这些最小项适当的组合起来，便可产生任何

4、形式的三变量组合逻辑函数。例如用3线-8线译码器74LS138实现全加器。列出真值表如表（一）所示。A、B是加数与被加数，Cn是低位向本位的进位，S为本位和，Cn+1位是本位向高位的进位。由真值表可得全加器的最小项之和表达式。令74LS138的输入A2=A、A1=B、A0=C，在其输出端附加两个与非门，按照上述全加器的逻辑函数式连接。即可实现全加器功能。如图（二）所示。表（一）全加器真值ABCnSCn+10000000110010100110110010101011100111111第27页，共27页实验报告SUNYAT-SENUNIVERSITY院（系）信息科学与技术学

5、院学号14348XXX班级计科3班专业计算类实验人实验题目：利用msi设计组合逻辑电路2015年5月1日2．用数据选择器实现组合逻辑电路数据选择器的功能是从一组输入数据中选出某一个信号输出。或称为多路开关。如图（三）为双四选一数据选择器74LS153逻辑图。Y1和Y2为两个独立的输出端，S1和S2为附加控制端用于控制电路工作状态和扩展功能。A1、A0为地址输入端。D10.D11.D12.D13或D20.D21.D22、D23为数据输入端。通过选定不同的地址代码即可从4个数据输入端选出要的一个，并送到输出端Y。输出逻辑式可写成：其简化真值表如表（二）所示：表（二）74LS1

6、53的真值表A1A0Y11XX0000001010011第27页，共27页实验报告SUNYAT-SENUNIVERSITY院（系）信息科学与技术学院学号14348XXX班级计科3班专业计算类实验人实验题目：利用msi设计组合逻辑电路2015年5月1日从上述可知，如果将A1、A0作为两个输入变量，同时令D10.D11.D12.D13为第三个输入变量的适当状态（包括原变量、反变量、0和1），就可以在数据选择器的输出端产生任何形式的三变量组合逻辑电路。例如用双4选1数据选择器，实现二进制全减器，全减器的真值表如表（三）。其中A和B为减数与被减数，Bn为低位向本位的借位，D为本位

7、差，Bn-1为向高位的借位。其真值表可写出全减器的最小项表达式。将上式与数据选择器逻辑函数比较可得：可得二进制全减器逻辑图如图（四）所示。第27页，共27页实验报告SUNYAT-SENUNIVERSITY院（系）信息科学与技术学院学号14348XXX班级计科3班专业计算类实验人实验题目：利用msi设计组合逻辑电路2015年5月1日ABBnDBn-10000000111010110110110010101001100011111表（三）全减器的真值表五.实验内容3.AU设计设计一个半加半减器，输入为S,A,B,其中S为功能选择口