组原课设：阵列除法器的设计

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1、沈阳航空航天大学课程设计报告课程设计名称：计算机组成原理课程设计课程设计题目：阵列除法器的设计院（系）：计算机学院专业：班级：学号：姓名：指导教师：完成日期：2011年1月14日目录第1章总体设计方案11.1设计原理11.2设计思路31.3设计环境4第2章详细设计方案72.1顶层方案图的设计与实现72.1.1创建顶层图形设计文件72.1.2器件的选择与引脚锁定82.1.3编译、综合、适配92.2功能模块的设计与实现92.3仿真调试11第3章编程下载与硬件测试143.1编程下载143.2硬件测试及结果分析14参考文献16附录（电路原理图）17第1章总体设计方案1.1设计

2、原理阵列除法器是一种并行运算部件，采用大规模集成电路制造，与早期的串行除法器相比，阵列除法器不仅所需的控制线路少，而且能提供令人满意的高速运算速度。阵列除法器有多种形式，如不恢复余数阵列除法器、补码阵列除法器等等本实验设计的是加减交替阵列除法器。原理是利用一个可控加法／减法CAS单元所组成的流水阵列来实现的它有四个输出端和四个输入端。当输入线P＝0时，CAS作加法运算；当P＝1时，CAS作减法运算。逻辑结构图如图1.1所示。图1.1不恢复余数阵列除法器的逻辑结构图CAS单元的输入与输出的关系可用如下一组逻辑方程来表示：Si＝Ai⊕(Bi⊕P)⊕CCi＋1＝(Ai＋Ci

3、)·(Bi⊕P)＋AiCi当P＝0时，就是一个全加器，如下式：Si＝Ai⊕Bi⊕CiCi＋1＝AiBi＋BiCi＋AiCi当P＝1时,则得求差公式：Si＝Ai⊕Bi⊕CiCi＋1＝AiBi＋BiCi＋AiCi其中Bi＝Bi⊕1。在减法情况下,输入Ci称为借位输入,而Ci＋1称为借位输出。不恢复余数的除法也就是加减交替法。在不恢复余数的除法阵列中，每一行所执行的操作究竟是加法还是减法，取决于前一行输出的符号与被除数的符号是否一致。当出现不够减时，部分余数相对于被除数来说要改变符号。这时应该产生一个商位“0”，除数首先沿对角线右移，这也就满足了被除数左移，然后加到下一行的

4、部分余数上。当部分余数不改变它的符号时，上商位“1”，下一行的操作应该是减法。本实验就采用加减交替的方法设计这个阵列除法器。图1.2所示的就是一个阵列除法器完成X/Y的除法运算，图中每一个方框是一个可控加法／减法(CAS)单元。被除数为X=X0X1X2X3X4；除数为Y=Y0Y1Y2Y3Y4。其中X0和Y0是被除数和除数的符号位，在本次设计中X0和Y0为零，商的符号位恒为零，商为0.Q1Q2Q3Q4，余数为0.000R4R5R6R7R8。被除数X是由顶部一行和最右边的对角线上的垂直输入线来提供的，除数Y是沿对角线方向进入这个阵列。至于作加法还是减法，由控制信号P决定，

5、即当输入线P＝0时，CAS作加法运算；当P＝1时，CAS作减法运算,其原理框图如图1.2所示。图1.2阵列除法器原理框图1.2设计思路是用一个可控加法/减法(CAS)单元所组成的流水阵列来实现的。推广到一般情况，一个(n＋1)位除(n＋1)位的加减交替除法阵列由(n＋1)2个CAS单元组成，其中两个操作数(被除数与除数)都是正的。流水阵列除法逻辑框图如图1.2可控加法／减法(RO)单元如图1.2所示，其中被除数为X=0.X1X2X3X4，除数为Y=0.Y1Y2Y3Y4，商数为Q=0.Q1Q2Q3Q4，它的余数为R=0.000R4R5R6R7R8，字长为5。要是实现的除

6、法功能是一个四位除数与被除数的相除运算。被除数X是一个4位的小数：X=0.X1X2X3X4它是由顶部一行垂直X的输入线来提供的。除数Y是一个4位的小数：Y=0.Y1Y2Y3Y4它沿对角线方向进入这个阵列。这样就用阵列的右移来代替了除法运算中的被除数左移：即让余数保持固定，而将除数沿对角线右移。商 Q是一个4位的小数：Q=0.Q1Q2Q3Q4它在阵列的左边产生。余数 R是一个8位的小数：R=0.000R4R5R6R7R8它在阵列的最下一行产生。由于本次设计要完成的是两个正整数的相除，所以最上面一行的控制线P置成“1”。减法是用加上绝对值相反数的补码来实现的，而在第一行的

7、末端P以“1”值传递给进位输出，此举正好满足了减法运算中按位取反末位加一来形成补码的操作。这时右端各CAS单元上的反馈线用作初始的进位输入。每一行最左边的单元的进位输出决定着商的数值。将当前的商反馈到下一行,我们就能确定下一行的操作。由于进位输出信号与P控制端上商正好满足逻辑运算关系，所以进位输出指示出当前的部分余数的符号,同时它将决定下一行的操作将进行加法还是减法。采用细胞模块和门电路等逻辑部件设计并实现阵列除法功能，设计的原理图调试后形成liufei3.bit文件并下载到XCV200可编程逻辑芯片中，经硬件测试验证设计的正确性。   1.3设计环