正文描述:《《vhdl硬件描述语言与数字逻辑电路设计》课程设计报告》由会员上传分享,免费在线阅读,更多相关内容在学术论文-天天文库。
1、《VHDL硬件描述语言与数字逻辑电路设计》课程设计报告实验台号:16号姓名:学号:专业:通信工程班级:2班指导老师:湖南科技大学课程设计材料一、课程设计的目的和任务:1,熟悉软件编程环境,熟练使用max-plus2软件的各项功能;2,编写VHDL语言程序,熟悉程序编写调试的一般过程,通过具体实验巩固所学VHDL语言程序的理论知识;3,了解编译与仿真的作用与意义;4,熟练掌握简单的VHDL语言语句与程序结构。踏实的完成此次课程设计的教学将为学生进一步深入了解电子产业的发展与内容,积极投身于工程技术的开发与研究特别是EDA技术的发展奠定一定的基础。二、设计的基本
2、要求:1.熟悉数字电路及相关专业课程的基本知识并能联系具体程序2.正确操作使用VHDL语言相关软件,能编译,调试,仿真VHDL语言程序3.设计数字电路,编写程序,实现电路功能。三、课程设计内容:1.设计60进计数器:设计一个BCD码60进计数器。要求实现同步,异步两种情况,且规定个位显示0~9,十位显示0~5,均用4位二进制数表示。在此基础上试用VHDL语言描述中小规模集成电路74LS169。2.循环彩灯控制器:设计一个循环彩灯控制器,该控制器控制红,绿,黄三个发光管循环点亮。要求红发光管亮3秒,绿发光管亮2秒,黄发光管亮1秒。3,抢答器的程序设计:设计一个
3、二人抢答器,用两灯来表示两人抢答的顺序,从而来表示是谁抢答到了四、课程设计方案及源程序:1.设计60进计数器:1)设计思想:两个同步计数器,一个实现个位计数,一个实现十位计数,当个位计数到9时,十位的计数器加一,并个位计数器清零,继续自加,如此循环,直到十位到5,即计数到59,一端口输出高电平,十位和个位计数器清零,如此循环。2)源程序:LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYbcd60countISPORT(clk,bcd1wr,bcd10wr,
4、cin:STD_LOGIC;CO:OUTSTD_LOGIC;datain:INSTD_LOGIC_VECTOR(3DOWNTO0);bcd1:OUTSTD_LOGIC_VECTOR(3DOWNTO0);bcd1m:OUTSTD_LOGIC_VECTOR(2DOWNTO0));ENDENTITYbcd60count;ARCHITECTURErtlOFbcd60countISSIGNALbcd1n:STD_LOGIC_VECTOR(3DOWNTO0);SIGNALbcd10n:STD_LOGIC_VECTOR(2DOWNTO0);BEGINbcd1<=bcd1n
5、;bcd1m<=bcd10n;PROCESS(clk,bcd1wr)ISBEGINIF(bcd1wr='1')THENbcd1n<=datain;ELSIF(clk'EVENTANDclk='1')THENIF(cin='1')THENIF(bcd1n=9)THENbcd1n<="0000";ELSEbcd1n<=bcd1n+1;ENDIF;ENDIF;ENDIF;ENDPROCESS;PROCESS(clk,bcd10wr)ISBEGINIF(bcd10wr='1')THENbcd10n<=datain(2DOWNTO0);ELSIF(clk'EVENTA
6、NDclk='1')THENIF(cin='1'ANDbcd1n=9)THENIF(bcd10n=5)THENbcd10n<="000";ELSEbcd10n<=bcd10n+1;ENDIF;ENDIF;ENDIF;ENDPROCESS;PROCESS(bcd10n,bcd1n,cin)ISBEGINIF(cin='1'ANDbcd1n=9ANDbcd10n=5)THENco<='1';ELSEco<='0';ENDIF;ENDPROCESS;ENDARCHITECTURErtl;2.循环彩灯控制器:1)设计思想:一个六秒计数器,并通过一个控制器分别分给红发
7、光管亮3秒,绿发光管亮2秒,黄发光管亮1秒。2)源程序:LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYcycle_color_lightISPORT(clk_in:INSTD_LOGIC;R:OUTSTD_LOGIC;G:OUTSTD_LOGIC;Y:OUTSTD_LOGIC);ENDcycle_color_light;ARCHITECTUREbehaveOFcycle_color_lightISSIGNALcounter6:STD_LOGIC_VECT
8、OR(2DOWNTO0);BEGINp1:PROCE
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