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1、基于数字恒比定时的核脉冲信号时间谱仪研究报告人：孙剑中国科学院“核探测技术与核电子学”重点实验室中国科学技术大学近代物理系2010年8月17日报告内容研究背景1硬件结构2软件算法3系统测试4研究背景恒比定时恒比定时是针对脉冲前沿定时由于幅度涨落导致的Time-walk效应，采用固定触发比p=Vtrig/Vpulse，阈值随幅度相应补偿，减小定时晃动.数字脉冲数字脉冲是输入脉冲减少前端模拟环节，核信号尽量早经ADC数字化，采用数字信号处理手段分析事例原始信息.实时分析实时分析是基于DSP对采样脉冲数据实时去基线、FIR滤波、Cubic插值、dCFD定时，结果通过USB2.0
2、发给计算机.原理框图硬件结构输入级Anti-aliasing二阶Bessel有源低通滤波双通道14bit、125MhzADC采样OrCAD仿真运算级CycloneIIIFPGA控制整体接口逻辑和粗计时TMS320VC54DSP实时计算和精计时输出级CypressUSB2.0接口连通PC上位机驱动windriver上位机软件BorlandC++硬件框图软件算法1matlab模型：信号建模、数学公式、离线仿真、对照分析；fdatool设计20Mhz64阶Hamming窗函数FIR数字滤波器参数；GUI界面创建图形工程，功能模块流程一体化；3DSP芯片接口：包括dsp芯片的初始
3、化配置；dsplib库函数导入；fdacode参数导入；dsp与fpga的消息与数据4通道传输协议；2DSP线性流程：对脉冲前沿长平均去基线，cubic插值重构曲线，寻峰插值定出幅度，dCFD算法计算精细时间；实时性要求，采用快速算法，减少dsp工作负载，提高记事率；流程框图matlab界面零输入本底信号源33250A测试零输入FFT频谱1Mhz正弦FFT频谱5Mhz正弦FFT频谱快信号测试1、事例率在1K/s左右；2、时间谱FWHM≤1ns，相对落后于传统CFD，性能上还需改进；真实信号周期信号1、误差原因：快信号前沿太快，ADC采样不足，插值幅度带来的误差2、国外水平
4、：信号源FWHM≤100ps放射源FWHM≤500ps总结1、数字处理优点明显；定时精度不足；2、下一步展望：（1）、硬件改进：单通道单DSP；（2）、算法改进：去基线、fir滤波移到FPGA，定时算法改进；（3）、信号改进：模拟电路SI优化；参考文献L.Bardelli,M.Bini,G.Poggi,N.Taccetti,Applicationofdigitalsamplingtechniquestoparticleidentificationinscintillationdetectors.NuclearInstrumentsandMethodsinPhysicsRe
5、searchA491(2002)244–257G.Pasqualia,,R.Ciaranfib,L.Bardellia,M.Binia,A.Boianoc,F.Giannellia,A.Ordinec,G.Poggia,ADSPequippeddigitizerforonlineanalysisofnucleardetectorsignals.NuclearInstrumentsandMethodsinPhysicsResearchA570(2007)126–132AnalogDevices,Inc.FundamentalsofSampledDataSystems.Ap
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