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1、数字化频率测试系统的电路设计——硬件部分的设计摘要本文介绍了用可编程逻辑器件设计简单频率计的实现过程。利用美国Altera公司的MAX+PLUS软件,以原理图输入方式设计了一个频率计,下载到CPLD的模型机,经仿真检验测频范围可达1Hz～10KHz,用6位LED扫描显示电路。体现了可编程逻辑器件电路设计的更趋合理，降低了硬件电路的设计难度以及原理图设计方法的直观性和易用性的特点。产品的质量得到了提高．传统的方法设计这两个芯片是可能需要若干个芯片互连起来，这样就带来了系统的不稳定性，而利用本文的方法
2、只需一片CPLD或FPGA芯片就能完成，这就减少了系统的不稳定因素，并且在设计电路板时能够减少电路板的尺寸．另外，由于是单片芯片，没有太多的连线，它的时延是很小的，实时性很强，从上面的仿真结果看，第一个芯片从CLK到Y1和Y2的延时时间仅为6.9ns和7.0ns，第二个芯片从CLK到输出的延时约为6.6ns。关键词：可编程逻辑器件简单频率计硬件电路1DigitalCircuitDesignFrequencyTestSystems——TheDesignOfHardwareHartABSTRACTDe
3、signtherealizationcourseofthesimplefrequencycounterwiththeprogrammablelogicdeviceinintroductiontothistext.UtilizeMAX+PLUSsoftwareofU.S.A.AlteraCompany,hasinputthewayanddesignedfrequencycounterwiththeprinciplepicture,downloadmodelmachinetogetCPLD,isite
4、xaminebyemulationrangecanreach1Hz-10KHzfrequently,isitshowtoinchargeofwith6numbertoexamine.Reflectprogrammablelogicdevicereasonable,reducedesigndegreeofdifficulty,hardwareofcircuitandprinciplepicturedesignmethodandapttouse.Thequalityofproductgotexalta
5、tion.Traditionalmethoddesignthesetwochipsmayneedsomechipstoconnectwitheachother,sobringtheunsteadyofthesystem,butmakeuseoftextualmethodtoneedoneCPLDorFPGAchipcancomplete,thisreducesystemofunsteadyfactor,andwhiledesigningcircuitboardcanreducethesizeofc
6、ircuitboard,moreover,inviewofthefactsingleslicechip,therearenotoomanyon-lines,itshourpostponeispimping,thesolidhourisverystrong,imitatingfromabovetrueresultsee,thefirstchipisfromCLKtoY1andY2postponealwaysisonlyfor6.9nsand7.0ns,thesecondchipisfromCLKto
7、output'spostponeaboutisa6.6ns.KeyWord:ProgrammableLogicDeviceSimpleFrequencyCounted.HardwareCircuit1目录前言1第一章EDA工具软件的使用方法21．1MAX+plusII的安装方法21．2原理图输入法的层次化设计51．3MAx+plusII老式宏函数的应用61．4MAX+plusII强函数的应用6第二章硬件描述语言72．1概述72．2AHDL设计的基本结构72.2.1标题语句72.2.2参数语句72.
8、2.3包含语句82.2.4常量语句82.2.5定义语句82.2.6函数原型语句82.2.7选择语句92.2.8断言语句92.2.9子设计段102.2.10变量段102.2.11逻辑段11第三章数字化频率计的图形设计123.1概述123.2频率计的原理图设计123.2.1频率计各个部分的说明及仿真121.计数脉冲发生模块122.频率计数模块、数据寄存模块和溢出模块143.数据选择模块和显示模块174．分频系统205.频率计的控制端2113.2.2数字频率计设计的总图及其仿真243.3
