基于现代dsp技术的dds设计

《基于现代dsp技术的dds设计》由会员上传分享，免费在线阅读，更多相关内容在学术论文-天天文库。

1、编号：南阳师范学院2007届毕业生毕业论文（设计）题目：基于现代DSP技术的DDS设计完成人：班级：2003-03学制：4年专业：电子信息与科学技术指导教师：完成日期：2007-03-31目录摘要1引言（1）2直接数字频率合成器原理简介（2）2.1频率预置与调节电路（3）2.2累加器（3）2.3控制相位的加法器（4）2.4控制波形的加法器（4）2.5波形存储器（4）2.6D/A转换器（4）2.7低通滤波器（5）3基于DSP_Builder的DDS设计（5）3.1DSP_Builder简介（5）3.2DSPBuilder设计原理及参数设置（5）3.3DDS的FPGA实现（9

2、）3.4仿真结果（10）4结论（10）参考文献………………………………………………………………………(11)Abstract（12）基于现代DSP技术的DDS设计作者:王兴指导老师:张帅摘要：该设计选择了以PLD器件为平台，在其上构建DDS的设计方案,本文介绍了以一片PLD芯片Cyclone1C12为控制核心，利用DSP_Builder软件设计DDS。关键词：直接数字率合成器;现代DSP技术;FPGA1引言DDS技术可以理解为数字信号处理中信号综合的硬件实现问题，它的传统方法是相位累加器PA在频率控制字的控制下，以参考时钟频率fc为采样频率，产生待合成信号的数字线性相位序

3、列，将其高位作为地址码寻址波形存储器ROM，产后对应信号波形的数字序列，再由模数转换器DAC将其变换成阶梯模拟信号，最后由具有内插作用的低通滤波器LPF平滑为连续的正弦波形输出。采用这种结构的最大缺点是界出频谱中杂散较大，并且只能产生有限种波形，缺乏灵活性，欲获取得较好的频谱纯度，对存贮器容量提出了很高的要求。在此介绍一种基于FPGA芯片的直接数字频率合成器，预计可以得到较多的波形和较好的频谱纯度。新一代的直接数字频率合成器采用全数字的方式实现频率合成，与传统的频率合成技术相比，具有以下特点：（1）频率转换快。直接数字频率合成是一个开环系统，无任何反馈环节，其频率转换时间

4、主要由频率控制字状态改变所需的时间及各电路的延时时间所决定，转换时间很短。（2）频率分辨率高、频点数多。DDS输出频率的分辨率和频点数随机位累加器的位数的增长而呈指数增长。第12页（共12页）（3）相位连续。DDS在改变频率时只需改变频率控制字（即累加器累加步长），而不需改变原有的累加值，故改变频率时相位是连续的。（4）相位噪声小。DDS的相位噪声主要取决于参考源的相位噪声。（5）控制容易、稳定可靠。高集成度、高速和高可靠是FPGA/CPLD最明显的特点，其时钟延迟可达纳秒级，结合其并行工作方式，在超高速应用领域和实时测控方面有非常广阔的应用前景。在高可靠应用领域，如果设

5、计得当，将不会存在类似于MCU的复位不可靠和PC可能跑飞等问题。CPLD/FPGA的高可靠性还表现在，几乎可将整个系统下载于同一芯片中，实现所谓片上系统，从而大大缩小了体积，易于管理和屏蔽。所以，采用FPGA来实现DDS有明显的好处[3][9][10]。2直接数字频率合成器原理简介直接数字频率合成器（DirectDigitalSynthesizer）是从相位概念出发直接合成所需波形的一种频率合成技术。一个直接数字频率合成器由相位累加器、加法器、波形存储ROM、D/A转换器和低通滤波器（LPF）构成。DDS的原理框图如图下所示图1DDS的原理框图[9]第12页（共12页）其

6、中K为频率控制字、P为相位控制字、W为波形控制字、fc为参考时钟频率，N为相位累加器的字长，D为ROM数据位及D/A转换器的字长。相位累加器在时钟fc的控制下以步长K作累加，输出的N位二进制码与相位控制字P、波形控制字W相加后作为波形ROM的地址，对波形ROM进行寻址，波形ROM输出D位的幅度码S（n）经D/A转换器变成阶梯波S（t）,再经过低通滤波器平滑后就可以得到合成的信号波形。合成的信号波形形状取决于波形ROM中存放的幅度码，因此用DDS可以产生任意波形。这里我们用DDS实现正弦波的合成作为说明介绍。2.1频率预置与调节电路K被称为频率控制字，也叫相位增量。DDS方

7、程为：f0=fcK/2N,f0为输出频率，fc为时钟频率。当K=1时，DDS输出最低频率（也即频率分辨率）为fc/2N,而DDS的最大输出频率由Nyquist采样定理决定，即fc/2,也就是说K的最大值为2N-1。因此，只要N足够大，DDS可以得到很细的频率间隔。要改变DDS的输出频率，只要改变频率控制字K即可。2.2累加器图2累加器框图相位累加器是由N位加法器与N位寄存器级联构成。每来一个时钟脉冲fc，加法器将频率控制字K与寄存器输出的累加相位数据相加，再把相加后的结果送至寄存器的数据输入端。寄存器将加法器在上一个时钟作用后