vhdl移位相加8位硬件乘法器电路设计

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1、南昌航空大学实验报告课程名称：EDA技术实验实验名称：移位相加8位硬件乘法器电路设计学号：姓名：指导教师评定：__________________签名：一、实验目的：1、学习移位相加8位硬件乘法器电路设计；2、进一步提高学生应用EDA技术进行项目设计的能力。二、实验原理纯组合逻辑结构构成的乘法器虽然工作速度比较快，但过于占用硬件资源，难以实现宽位乘法器；基于PLD器件外接ROM九九表的乘法器则无法构成单片系统，也不实用。本实验由8位加法器构成的以时序逻辑方式设计锝位乘法器，具有一定的实用价值。其原理是：乘法通过逐位相加原理来实现，从被乘数的最低位开始，若为1，则乘数左移后与上一次的和相加

2、；若为0，左移后以全0相加，直至被乘数的最高位。三、实验内容1、打开Q软件，新建VHDL程序输入文件，用VHDL语言设计乘法器的各个模块：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYSREG8BISPORT(CLK:INSTD_LOGIC;LOAD:INSTD_LOGIC;DIN:INSTD_LOGIC_VECTOR(7DOWNTO0);QB:OUTSTD_LOGIC);ENDSREG8B;ARCHITECTUREbehavOFSREG8BISSIGNALREG8:STD_LOGIC_VECTOR(7DOWNTO0);BEGINPROCESS

3、(CLK,LOAD)BEGINIFLOAD='1'THENREG8<=DIN;ELSIFCLK'EVENTANDCLK='1'THENREG8(6DOWNTO0)<=REG8(7DOWNTO1);ENDIF;ENDPROCESS;QB<=REG8(0);ENDbehav;图1.18位右移寄存器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD-LOGIC_UNSIGNED.ALL;ENTITYADDER8ISPORT(B,A:INSTD_LOGIC_VECTOR(7DOWNTO0);S:OUTSTD_LOGIC_VECTOR(8DOWNT

4、O0));ENDADDER8;ARCHITECTUREbehavOFADDER8ISBEGINS<='0'&A+B;ENDbehav;图1.28位加法器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYANDARITHISPORT(ABIN:INSTD_LOGIC;DIN:INSTD_LOGIC_VECTOR(7DOWNTO0);DOUT:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDANDRITH;ARCHITECTUREbehavOFANDARITHISBEGINPROCESS(ABIN,DIN)BEGINFORIIN0T

5、O7LOOPDOUT(I)<=DIN(I)ANDABIN;ENDLOOP;ENDPROCESS;ENDbehav;图1.3选通与门模块LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYREG16BISPORT(CLK,CLR:INSTD_LOGIC;D:INSTD_LOGIC_VECTOR(8DOWNTO0);Q:OUTSTD_LOGIC_VECTOR(15DOWNTO0));ENDREG16B;ARCHITECTUREbehavOFREG16BISSIGNALR16S:STD_LOGIC_VECTOR(15DOWNTO0);BEGINPROCES

6、S(CLK,CLR)BEGINIFCLR='1'THENR16S<=(OTHERS=>'0');ELSIFCLK'EVENTANDCLK='1'THENR16S(6DOWNTO0)<=R16S(7DOWNTO1);R16S(15DOWNTO7)<=D;ENDIF;ENDPROCESS;Q<=R16S;ENDbehav;图1.416位锁存器1、对各个模块进行编译并打包成电路元件，如上图1所示。3、调用刚刚设计好的各底层电路元件，并连线，如图2所示。图2电路原理图4、新建波形图文件，并加载引脚，设置输入信号波形，进行仿真。仿真结果如图3所示。图3仿真波形图