开题报告_基于pci的高速数据采集卡设计word格式

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基于PCI的高速数据采集卡设计一、本课题研究的目的，意义随着信息科学的飞速发展，人们面临的信号处理任务愈来愈繁重，对数据采集处理系统的要求也愈来愈高。特别是在图像处理、瞬态信号检测、软件无线电等领域，更是要求高速度、高精度、高实时性的数据采集与处理技术。基于PCI总线技术的数据采集卡大大提高了数据传送速率，适应能力更强，支持字节、字、双字传输，应用前景广阔。数据采集技术是信息科学的重要分支之一，是一传感器、信号的测量与处理、微型计算机等高技术为基础而形成的一门综合应用技术，其应用性很强。数据采集系统已在工业、农业、气象、医学等科技部门中获得了广泛应用.例如在飞机和导弹的研制过程中，需要对速度、加速度、压力、温度、振动等一系列物理参数进行数据采集。人们可以通过对信号的测量（获取数据）、处理、控制及管理来实现测、控、管的自动化与一体化。总之,利用PCI总线的高速特性实时传输和存贮采集数据,有效的解决了数据传输和处理的实时性.PCI总线可以满足从高速到超高速不同等级数据采集卡的需要,基于PCI的高速数据采集卡设计有很大的发展空间,十分广阔的前景。二、国内外研究现状1、国内研究现状现在，在国内数据的采集的速度能做到的最高速度能达到1G的采样率，但是现在由于AD的采集速度不够，所以国内实现高的采样率所采用的方法主要是通过两个500M采样率的AD芯片来交替的采样。这是一个通道的采样，如果要想同时多路高速采样实现起来是非常的困难，其大量的数据的存储是最大的瓶颈。随着时代的发展，对于信号相关性的要求越来越高，这就要求信号之间必须保持同步；而且对于信号的采集速度要求越来越高；这就给设计者提出了设计多路的、高速的、同步的采集系统的任务。在多路分析系统中，需要多路同步高速数据采集和处理，而目前市场上所能见到的数据采集卡采样率能达到几十兆，并且大部分都是扫描式的采样，而且在通道切换时被切换的通道在采集时需要一定的稳定时间，采集的多路信号很难保证同步，而且这样的采集效率比较低。现在在市场上能保证高速同步的采集卡通道较少、价格非常昂贵，所以也很难满足要求。现在国内的数据采集回放模块单通道在采集时能做到的技术指标如下：转换分辨力为12位；模拟输入范围为正负1伏；全功率输入带宽为500兆赫兹；最大转换率为240兆赫兹。2、国外研究现状在国外，由于集成电路技术非常发达，所以高速AD芯片的采样率很高，这样的采集芯片非常昂贵。所以发达国家在数据采集系统方面做得非常好。2006年12月NI公司宣布推出业界最新的两款PCIExpress高速AD，可以达到与处理器之间每方向200MB/s的吞吐量[9]；如果换用其他的总线方式则是无法实现的。 三拟采取的研究路线1硬件结构高速数据采集卡的硬件结构见图1。采集系统使用AD9248DAC芯片，可以同时对两路模拟信号进行模数转换，每路输入可以选择差分输入或单端输入。它最大的采样率可达65MS／s，采样精度为14bit。数据传输使用了CY7C09449集成芯片，它实现局部总线和PCI总线之间的数据传输。一片FPGA将CY7C09449和AD-9248连接起来。FPGA的作用有两个，其一是控制A／D芯片实现数据转换，其二是和PCI接口芯片交互，实现数据传输。2数据采集过程PCI总线上，CY7C09449可以处于从设备的地位，接收主机对它的配置寄存器或共享存储区的访问。3FPGA的逻辑设计FPGA器件要实现的功能是从A／D器件读取数据，然后通过局部总线将数据传送给CY7C09449内部的双端口SRAM。4驱动程序设计为了加快数据传输速度，驱动程序使用DMA的方式把CY7C09449共享存储区内的数据读取到主机的存储器内。　　使用DMA数据传输方式，要申请用于存放数据的物理地址连续的内存空间，然后要获取内存空间的物理地址和用户空间地址。四进度安排第1-3周调研查阅收集相关资料，了解此课题的研究背景及动态，完成开题报告及科技文献翻译。第4-5周根据原始数据进行设计计算，初步完成系统方案设计。第6周与指导老师讨论设计方案的可行性，确定最终系统设计。第7周完成现基于PCI的高速数据采集卡系统设计。第8周实现PCI的高速数据采集卡。第9-10周毕业论文撰写第11周指导老师审查毕业论文第12周毕业论文定稿并打印 五参考文献1.基于PCI总线和SDRAM的高速数据采集卡研制 特木勒;黄智刚2007-03-302.基于PCI总线高速数据采集卡的SDRAM控制器设计  李木国;何文涛;刘于之;张群;王静2011-10-253.基于PCI总线和CPLD的高速数据采集卡 俞忠恒;赵世平2008-03-304.一种基于PCI9656的64位PCI高速数据采集卡的设计与实现 陈沁瑜;范永宏2008-10-155.基于PCI和FPGA的高速数据采集卡  司雷;王勇;钟恒 2009-02-086.基于PCI9054的数据采集卡  周育辉;蒋萍萍;吴兴林 2007-04-157..基于PCI总线数据采集卡的设计  郭锦山;何广平 2008-06-108.FacilitatedPCI:IstdasKonzeptgescheitert?  Hans-JürgenRupprecht2008-039.PCI自动分配方法及装置 朱晓光;高音;祝伟宏;陈华东;张现周 2010-07-2110.Adatatransmissionprotocolforreliableandenergy-efficientdatatransmissioninawirelesssensor-actuatornetwork KiyohiroMorita;AilixierAikebaier;TomoyaEnokido;MakotoTakizawa2008-0811.AChannelbasedFairSchedulingSchemeforDownlinkDataTransmissioninTD-CDMANetworks YingZhao;AlaganAnpalagan2008-0912.Methodforsecuredatatransmissionbasedongeneralizedsynchronization A.A.Koronovskii;O.I.Moskalenko;P.V.Popov;A.E.Hramov2008-01六文献综述1.引言PCI总线的传输机制是突发成组传输。一个突发分组由一个地址周期和一个（多个）数据周期组成。现在通用的工业级总线有VME总线和CPCI（CompactPCI）总线。VME总线作为标准的工业总线早就得到了业界的认可；而CPCI总线作为一种新兴的工业总线，采用了PCI总线的电气特性以及VME总线的物理特性，兼具了二者的优点，正在不断的推广应用。因此我们采用了基于CPCI总线的工控机来实现信号处理。2.数据采集系统的结构和性能根据以上要求，我们采用图1的设计方案。系统设计以PCI总线控制器为基础，通过主控写方式将采集到的I、Q两路数据实时传送给数字信号处理板。系统的主要功能模块有：A/D转换模块（AD9042）、PCI总线控制器（PCI9054）、先进先出缓冲（IDT72V3660）、逻辑控制芯片CPLD（EPM7128）。 3数据采集系统主要功能模块的实现3.1A/D转换模块A/D转换采用美国AD公司生产的一种高速度、高性能、低功耗的12位模数转换芯片AD9042，它的片内带有跟踪/保持放大器和基准电源，只需单+5V电源即能工作，并能以41MHz的速率提供与CMOS兼容的逻辑数据输出。它的最大采样速率可以达到41MHz，对输入信号，在整个Nyquist频带上典型不失真动态范围为。I、Q两路输入信号进入高速A/D转换芯片AD9042进行模数转换。由于AD9042只能转换一路信号，所以需要两片AD9042同时工作。AD9042正常工作时，在编码输入引脚ENCODE的上升沿触发A/D转换以及数据输出，由于系统需要连续不断的进行A/D转换，所以在ENCODE端采用20MHz的时钟输入信号以连续不断的触发A/D转换以及数据传输。采样系统正常工作以后，AD9042就会在每个ENCODE时钟信号的上升沿输出一个采样数据。3.2PCI总线控制器的实现PCI9054是PLX公司的一种功能强大、使用灵活的PCI/CPCI系统总线的桥接芯片。其主要特性如下：Ø支持32位数据、33MHz速率的PCI总线，符合V2.1和V2.2版的PCI规范。Ø包括两个独立的DMA通道，支持局部总线与PCI主机总线间的相互数据传输，可设置的主从数据传输模式，及PCI的消息传递功能。ØPCI9054提供PCI总线接口、局部总线接口和外部配置存储器接口。Ø局部总线有三种工作模式：M模式、C模式和J模式。Ø本地总线的速率高达50MHz，且本地总线的时钟可以由外部提供，该时钟可以与PCI时钟异步。本系统采用PCI9054的主模式传送，当FIFO的半满标志位（/HF）有效时，启动PCI9054的主控写，把数据从FIFO由PCI总线传送到信号处理板。数据传送时，局部总线控制逻辑（CPLD）应驱动地址总线、数据总线、读写信号线及地址选通信号，控制PCI局部总线的数据传输。PCI9054会直接将数据存入其内部主控写FIFO，随后PCI9054会向CPCI/PCI系统申请PCI总线控制权，在得到总线控制权后，根据映射地址自行完成本次写操作。局部总线控制器只需将数据写入PCI9054内部FIFO，其后的操作不需要CPLD的参与。3.3先进先出缓冲（FIFO）IDT72V3660是IDT公司生产的高速CMOS同步FIFO，它的容量为，有高达100MHz的读取速度。电源电压为3.3V，可以兼容3.3V和5V的接口电压。由于不需要地址译码，因此对FIFO的读写操作比较简单。在/WEN有效时，在WCLK的每一个上升沿，FIFO会把输入数据线上的数据存入内部存储器。同样，在/REN有效时，在RCLK的每一个上升沿，FIFO会把内部存储器中的数据输出到输出数据线上。3.4采集控制芯片（CPLD） 控制逻辑包括数据采集控制逻辑、FIFO控制逻辑和PCI接口控制逻辑三部分。我们采用Altera公司的EPM7128来实现系统的逻辑控制，并利用MaxPlusII软件进行设计、仿真和调试。实验表明，EPM7128完全可以满足系统的设计要求，大大提高了系统控制电路的集成度。4.数据采集系统控制和CPLD设计对于AD9042，只需要提供20MHz的编码信号ENCODE，它就会在每一个ENCODE信号的上升沿触发A/D转换。同时，IDT72V3660在写允许信号有效时，也是在WCLK信号的上升沿把FIFO输入数据线上的数据存入FIFO。因此，可以把40MHz的时钟信号二分频，得到的20MHz时钟信号直接提供给AD9042和IDT72V3660，启动AD9042的模数转换以及进行采样数据的存储。这样，AD采样的数据就会以20MHZ的频率存入FIFO，以向数据处理板传送。5.结束语基于PCI总线的数据采集卡在速度、分辨率、精度、接口能力及抗干扰能力诸方面都有显著的提高。（1）该卡数据采集系统喊有片内计算机系统，这使的数据采集的质量和效率等大为提高，同时节省了硬件投资。（2）速度快，该卡数据采集过程具有实时，消除了分时采集的歪斜误差而且实现了同步转换。（3）采用多路输入，多路输出，提高了工作效率，更主要的是可以扩大数据卡的适用范围。（4）该数据卡采用查询方式控制方式，该方式的特点是控制结构简单，工作稳定，使用较灵活，但占用微机处理时间较多（等待时间较多），一般用于处理任务不多的场合。任务不多的场合。七英文文献PCI1.1COMPANYANDPRODUCTBACKGROUNDPLXTechnology,Incistheleadingsupplierofhigh-speed,interconnectsiliconandsoftwaresolutionsforthenetworkingandcommunicationsindustry.Theseincludehigh-speedsilicon,referencedesigntoolsthatminimizedesignrisk,andsoftwareformanagingdatathroughoutthePCIBus,aswellasthird-partydevelopmenttoolsupportthroughthePLXPartnerProgram,furtherextendingourcompletesolution.ThePLXsolutionenableshardwaredesignersandsoftwaredeveloperstomaximizesysteminput/output(I/O),lowerdevelopmentcosts,minimizesystem designrisk,andacceleratetimetomarket.PLXPCII/OAcceleratorchipsandI/OProcessordevicesaredesignedinawidevarietyofembeddedPCIcommunicationsystems,includingswitches,routers,mediagateways,basestations,accessmultiplexors,andremoteaccessconcentrators.PLXcustomersincludemanyoftheleadingcommunicationsequipmentcompanies,including3Com,CiscoSystems,CompaqComputer,Ericsson,Hewlett-Packard,Intel,IBM,LucentTechnologies,Marconi,NortelNetworks,andSiemens.Foundedin1986,PLXhasdevelopedproductsbasedonthePCIindustrystandardsince1994.PLXispublicly-traded(NASDAQ:PLXT)andheadquarteredinSunnyvale,California,USA,withoperationsintheUnitedKingdom,Japan,andChina.1.2GENERALDESCRIPTIONThePCI9052providesacompacthighperformancePCIBusSlaveinterfaceforadapterboards.ThePCI9052isdesignedtoconnectawidevarietyofLocalBusdesignstothePCIBusandallowrelativelyslowLocalBusdesignstoachieve132MB/sBursttransfersonthePCIBus.ThePCI9052canbeprogrammedtoconnectdirectlytotheNon-MultiplexedorMultiplexedmode8-,16-,or32-bitLocalBus.The8-and16-bitmodesalloweasyconversionofISAdesignstoPCI.ThePCI9052containsReadandWriteFIFOstospeedmatchthe32-bitwide,33MHzPCIBustoaLocalBus,whichmaybenarrowerorslower.UptofiveLocalAddressspacesandfourChipSelectoutputsaresupported.1.3PCI9052MAJORFEATURESCompliant.ThePCI9052iscompliantwithPCIr2.1,supportinglowcostslaveadapters.ThisallowssimpleconversionofISAadapterstoPCI.DirectSlave(Target)DataTransferMode.ThePCI9052supportsBurstMemory-MappedandsingleI/O-mappedaccessesfromthePCI-to-LocalBus.ReadandWriteFIFOsenablehigh-performanceburstingontheLocalandPCIBuses.ThePCIBusisalwaysbursting;however,theLocalBuscanbesettoburstingorcontinuoussingle cycle.ISAInterfaceModeLogiconBoard.ThePCI9052supportssinglecyclereads/writesfor8-and16-bitMemoryandI/OaccessesfromthePCIBustotheISAInterface.RefertoSection5,“ISAInterfaceMode”tolearnhowtousethePCI9052inISAInterfacemode.InterruptGenerator.ThePCI9052cangenerateaPCIinterruptfromtwoLocalBusinterruptinputs,orbysoftwarewritingtoaninternalregisterbit.Clock.ThePCI9052LocalBusinterfacerunsfromalocalTTL-compatibleclockandgeneratesthenecessaryinternalclocks.ThisclockrunsasynchronouslytothePCIclock,allowingtheLocalBustorunatanindependentratefromthePCIclock.ThebufferedPCIBusclock(BCLKO)maybeconnectedtotheLocalBusclock(LCLK)througha50-Ohmseriesresistor.ProgrammableLocalBusConfigurations.ThePCI9052supports8-,16-,or32-bitLocalBuses,whichmaybeNon-MultiplexedorMultiplexedmode.InNon-Multiplexedmode,thePCI9052hasfourLocalByteEnables(LBE[3:0]#),26addresslines(LA[27:2]),and32,16,or8datalines(LAD[31:0]).InMultiplexedmode,thePCI9052hasfourLocalByteEnables(LBE[3:0]#),and28addresslines(LAD[27:0]),multiplexedwith32,16,or8datalines(LAD[31:0]).DirectSlaveReadAheadMode.ThePCI9052supportsDirectSlaveReadAheadmode,whereprefetcheddatacanbereadfromthePCI9052internalFIFOinsteadoftheLocalBus.Theaddressmustbesubsequenttothepreviousaddressandbe32-bitaligned(nextaddress=currentaddress+4).BusDrivers.Allcontrol,address,anddatasignalsgeneratedbythePCI9052directlydrivethePCIandLocalBuses,withoutexternaldrivers.SerialEEPROMInterface.ThePCI9052containsathree-wireserialEEPROMinterfacethatprovides theoptionofloadingconfigurationinformationfromaserialEEPROMdevice.Thisisusefulforloadinginformationuniquetoaparticularadapter(suchasVendorIDandchipselects).Note:AserialEEPROMisrequiredwhenISAInterfacemodeisselected.FourLocalChipSelects.ThePCI9052providesuptofourlocalchipselects.ThebaseaddressandrangeofeachchipselectareindependentlyprogrammablefromtheserialEEPROMorHost.FiveLocalAddressSpaces.ThebaseaddressandrangeofeachlocaladdressspaceareindependentlyprogrammablefromtheserialEEPROMorHost.Big/LittleEndianByteSwapping.ThePCI9052supportsBigandLittleEndianbyteordering.ThePCI9052alsosupportsBigEndianByteLanemodetoredirectthecurrentwordorbytelaneduring16-or8-bitLocalBusoperation.LocalBusWaitStates.InadditiontotheLRDYi#(localreadyinput)handshakesignalforvariablewaitstategeneration,thePCI9052hasaninternalwaitstategenerator(ReadandWriteaddress-to-data,data-to-data,anddata-to-address).Read/WriteStrobeDelayandWriteCycleHold.ReadandWritestrobe(RD#andWR#,respectively)timingscanbeprogrammedindependentlyforeachLocalAddressSpace.RD#andWR#strobeassertionatthebeginningthecyclecanbeoptionallydelayedduringaddress-to-datawaitstates.TheWriteCycleHoldoptionextendsdatavalidtimeforadditionalclockcyclesbeyondWR#strobede-assertion.ProgrammablePrefetchCounter.TheLocalBusPrefetchCountercanbeprogrammedto0(noprefetch),4,8,16,orContinuous(PrefetchCounterturnedoff)Prefetchmode.Theprefetcheddatacanbeusedascacheddataifaconsecutiveaddressisused(mustbeLword-aligned). PCIRead/WriteRetryDelayTimer.ThePCI9052hasaprogrammableDirectSlave(PCITarget)RetryDelaytimer,which,whenexpired,generatesaRetrytothePCIBus.PCILOCKMechanism.ThePCI9052supportsDirectSlaveLOCKsequences.APCIMastercanobtainexclusiveaccesstothePCI9052devicebylockingtothePCI9052.Figure1-1.PCI9052BlockDiagramLAD[31:0]LINTi1LINTi2LRESET#BCLKOCS[1:0]#USER2/CS2#USER3/CS3#ALEMODELA[27:2]LBE[3:0]#LCLKLHOLDLHOLDAUSER0/WAITO#USER1/LLOCKo#ADS#BLAST#LW/R#RD#WR#LRDYi#BTERM# EESKEEDOEEDIEECSAD[31:0]C/BE[3:0]#PARFRAME#IRDY#TRDY#STOP#IDSELDEVSEL#PERR#SERR#CLKRST#INTA#LOCK#PCI9052PCIBusISAInterfaceLocalBusMemorySerialEEPROMI/OControllerMEMRD#MEMWR#IORD# IOWR#SBHE#ISAA[1:0]LA[23:2]LAD[15:0]BALECHRDYNOWS#PCIBusInterface1.4LOCALBUS1）IntroductionTheLocalBusprovidesadatapathbetweenthePCIBusandnon-PCIdevices,includingmemorydevicesandperipherals.TheLocalBusisa32-bitNon-MultiplexedorMultiplexedmodebus,withBusMemoryregionsthatcanbeprogrammedfor8-,16-,or32-bitwidths.ThePCI9052istheLocalBusMaster.ThePCI9052cantransferdatabetweentheLocalBus,internalregistersandFIFOs.Burstlengthsarenotlimited.ThebuswidthdependsupontheLocalAddressSpaceregistersetting.Therearefouraddressspacesandonedefaultspace(theExpansionROMthatcanbeusedasanotheraddressspace).EachspacecontainsasetofConfigurationregistersthatdetermineallLocalBuscharacteristicswhenthatspaceisaccessed.2）BasicBusStatesThefourbasicbusstatesareidle,address,data/wait,andrecovery.OncetheLocalBusMasterownstheBusandneedstostartaBusaccess,theaddressstateisentered,ADS#orALEisasserted,andavalidaddressispresentedontheAddress/DataBus.Dataisthentransferredwhileinadata/waitstate.LRDYi#ortheinternalwaitstategeneratorisusedtoinsertwaitstates.BLAST#isassertedduringthelastdata/waitstatetosignifythelasttransferoftheaccess.InMultiplexedmodeonly,afteralldatais transferred,theBusenterstherecoverystatetoallowtheBusdevicestorecover.TheBusthenenterstheidlestateandwaitsforanotheraccess.3）LocalBusSignals•Clock•Address/Data•Control/Status•Arbitration1）ClockLCLK,theLocalBusclock,operatesatfrequenciesupto40MHz,andisasynchronoustothePCIBusclock.2）Address/Data◆LA[27:2]LA[27:2]containsthetransferwordaddress.◆LAD[31:0]InNon-Multiplexedmode,theLAD[31:0]Busisa32-bitNon-MultiplexedDataBus.DuringDataphases,LAD[31:0],LAD[15:0],orLAD[7:0]containtransferdatafora32-,16-,or8-bitbus,respectively.Ifthebusis8or16bitswide,datasuppliedbythePCI9052isreplicatedacrosstheentire32-bitwidebus.InMultiplexedmode,theLAD[31:0]Busisa32-bitMultiplexedAddress/DataBus.DuringanAddressphase,LAD[27:0]containsthetransferwordaddress.LAD[1:0]havethesameaddressvalueasLBE[1:0]#,forusewith8-or16-bitbuswidthaddressing.3）Control/StatusThecontrol/statussignalscontroltheaddresslatchesandflowofdataacrosstheLocalBus.◆ADS#,ALEALocalBusaccessstartswhenADS#(addressstrobe)isassertedduringanaddressstatebythePCI9052astheLocalBusMaster.ALEisusedtostrobetheLA/LADBusintoanexternaladdresslatch.◆LBE[3:0]#DuringanAddressphase,theLBE[3:0]#LocalByteEnablesdenotewhichbytelanesarebeingusedduringaccessofa32-bitbus.TheyremainasserteduntiltheendoftheDatatransfer. ◆LOCK#WhenthePCI9052ownstheLocalBus,LOCK#isassertedtoindicatethatanatomicoperationforaDirectSlaveaccessmayrequiremultipletransactionstocomplete.LLOCK#isassertedduringtheAddressphaseofthefirsttransactionoftheatomicoperation，andde-assertedoneclockafterthelasttransactionoftheatomicoperationcompletes.Ifenabled,theLocalBusarbiterdoesnotgranttheBustoanotherMasteruntiltheatomicoperationiscomplete.◆LW/R#DuringanAddressphase,LW/R#isdriventoavalidstate,andsignifiesthedatatransferdirection.BecausethePCI9052istheLocalBusMaster,LW/R#isdrivenhighwhenthePCI9052iswritingdatatotheLocalBus,andlowwhenitisreadingthebus.◆WAITO#WAITO#isanoutputthatprovidesstatusoftheinternalwaitstategenerators.Itisassertedwhileinternalwaitstatesarebeinginserted.LRDYi#inputisnotsampleduntilWAITO#isde-asserted.4）LocalBusArbitrationThePCI9052istheLocalBusMaster.WhenthePCIBusinitiatesanewtransferrequest,thePCI9052takescontroloftheLocalBus.AnotherdevicecangaincontroloftheLocalBusbyassertingLHOLD.IfthePCI9052hasnocyclestorun,itassertsLHOLDA,transferringcontroltotheexternalMaster.PCI1.1公司和产品背景 PLX技术公司是以高性能硅片和软件设计为主导的通信公司。PLX的解决方案通过将高性能硅片、硬件和软件设计工具以及合作伙伴的完整结合，为我们的客户提供了竞争优势。这些创新的解决方案可使客户所开发的设备具有业内领先的性能、可伸缩性以及可靠性。PLXPCII/O加速数芯片和I/O处理器设备被设计在各种各样的嵌入PCI 通信系统,包括切换,路由器、媒体网关、存取多重通道,和远程存取集中器。PLX客户包括许多主导的通讯设备公司,包括3Com,CISCO系统、Compaq计算机、Ericsson、惠普、英特尔、IBM、Lucent技术、Marconi,Nortel网络和西门子。自1994年以来，PLX开发了以工业标准的PCI的产品。PLX总部设在位于美国加利福尼亚州的桑尼维尔，在英国，中国和日本设有办事处。1.2概述PCI9052提供了一个高性能的PCI总线目标接口（从设备接口）。9052直接连接PCI总线和局部总线（Localbus），并且也允许相对慢速的设备通过9052连接到具有132MB/s焠发传送方式的高速的PCI总线上。PCI9052可以通过编程直接连接复用或非复用的8位、16位或32位局部总线。8位和16位模式通过9052可以非常容易地由ISA转换成PCI的设计。PCI9052包含读和写FIFO，用来将32位宽33MHz的PCI总线与有可能总线宽度比它窄或总线速度比它慢的局部总线进行匹配。9052有最大5个局部地址空间和4个片选支持。1.3PCI9052主要功能 兼容：9052芯片与PCI协议V2.1版兼容，支持低开发成本的从模式适配设备，该芯片支持从ISA适配卡向PCI适配卡转换。直接从（目标）数据传送模式：PCI9052支持从PCI总线到局部总线的焠发存储器映射空间的传送和I/O访问。读和写FIFO允许在PCI和局部总线之间的高性能焠发。PCI总线允许焠发，这样局部总线能被设置成焠发或持续单周期数据传送模式。ISA接口方式逻辑：PCI9052支持唯一循环的读/写8位和16位内存和I/O从PCI总线访问到ISA接口。参考第5部分，“ISA”学会如何的接口方式使用PCI9052在ISA接口方式。中断产生器：PCI9052能从两个局部总线中断输入端产生一个PCI中断。时钟：PCI9052局部总线接口的运行需要一个局部时钟来产生所需的内部时钟。此时钟异步于PCI时钟，允许局部总线运行在一个独立于PCI时钟的速率。此PCI总线时钟（BCLKO）的缓冲可以连接到局部总线时钟端（LCLK）。可编程的局部总线配置：PCI9052支持8位、16位或32位局部总线，它们可以是复用或非复用。PCI9052有4个字节允许（LBE[3：0]#）信号，26条地址线（LA[27：2]），和32位、16位、8位数据线（LAD[31：0]）。 先读模式：PCI9052支持先读模式，CPU能从代替局部边的PCI9052内部FIFO预先读数据。地址必须是早先地址的接下来的地址，并且必须是32位边界（即下一个地址=当前地址+4）。总线驱动：所有控制地址和数据信号由PCI9052产生直接驱动PCI和局部总线，不用外部驱动。串行EEPROM接口：PCI9052包含一个EEPROM接口，用来存储局部配置信息。EEPROM被用来配置PCI9052到ISA接口模式中也是必须的。注:序列EEPROM必需当ISA界面模式被选择。 4个局部片选：PCI9052提供4个片选，每个片选的基地址和范围被编程成独立的由EEPROM或主机。5个局部地址空间：每个局部地址空间的基地址和范围被由EEPROM或主机编程定义为唯一的。支持Big/Little Endian编码字节的转换：PCI905支持Big/Little Endian编码字节的转换。PCI9052也支持BigEndian字节转换模式改当前字或字节在16位或8位局部总线之间。 局部总线等待状态：插入LRDY#（局部准备好输入信号）握手信号能产生几个等待状态，PCI9052也有一个内部等待状态产生器（R/W地址到数据，R/W数据到数据，和R/W数据到地址）。读/写延迟和写循环：读和写寄存器(RD#和WR#)规定期限能独立被编程为各个局部地址空间。在寄存器对数据等候状态期间，RD#和WR#寄存器主张在开始循环可能选项被延迟。书写循环选择扩大数据有效期为另外的时钟周期在WR#寄存器的读取。可编程预取计数器：局部总线预取计数器能被编程为0（无预取）、4、8、16或持续（预取计数器关）的预取方式。预取数据能被用来当Cache数据，当然需要使用连续的地址（必须为长字边界）。PCI读/写请求超时定时器：PCI9052有一个可编程的PCI目标延迟计时器，当其期满时产生一个RETRY到PCI总线。PCI时钟机制：PCI9052支持PCI目标LOCK序列。一个PCI主控能获得独占访问PCI9052设备且锁定PCI9052。图1-1，PCI9052结构图 LAD[31:0]LINTi1LINTi2LRESET#BCLKOCS[1:0]# USER2/CS2#USER3/CS3#ALEMODELA[27:2]LBE[3:0]#LCLKLHOLDLHOLDAUSER0/WAITO#USER1/LLOCKo#ADS#BLAST#LW/R#RD#WR#LRDYi#BTERM#EESKEEDOEEDIEECSAD[31:0]C/BE[3:0]#PARFRAME#IRDY#TRDY#STOP#IDSELDEVSEL#PERR#SERR#CLKRST#INTA#PCI9052PCI总线ISA界面局部总线 MemorySerialEEPROMI/OControllerMEMRD#MEMWR#IORD#IOWR#SBHE#ISAA[1:0]LA[23:2]LAD[15:0]BALECHRDYNOWS#1.4局部总线1）介绍局部总线提供一条数据通路在PCI总线和non-PCI设备之间,它包括存储设备和外围设备。局部总线是32位非多元化的或多路工作方式总线,总线可能被编程为8位,16位,或32位宽度。 PCI9052是局部总线重要部分。PCI9052可能调用数据在局部总线、内部寄存器和FIFOs之间，总线宽度取决于局部地址空间寄存器设置。有四个地址空间和一个默认值空间(可能被使用的扩展ROM如同其它地址空间)，各个空间包含一套确定所有局部总线特性的配置寄存器地址空间。2）基本的总线状态四个基本的总线状态是空闲、地址、等待和恢复。局部总线重要部分有总线和需要总线存取,地址状态进入,ADS#或LNE被断开,并且一个有效地址被存在地址和数据总线，数据然后被调用在等待状态，LRDYi#是处于等待状态模式，BLAST#被断开处于最后突发状态，最后的存取被调用。在多路工作方式下和所有数据调用之后,总线进入恢复状态，允许总线设备回收，总线进入空闲状态，然后等待其它存取。3）局部总线信号局部总线信号部分组成：◆时钟信号；◆地址和数据信号；◆接口控制信号； ◆仲裁信号；1）时钟LCLK,局部总线时钟,运行频率为40兆赫,是异步PCI总线时钟。2）地址和数据信号◆LA[27:2]地址总线；◆LAD[31:0]在非多元化的模式,LAD[31:0]总线是32位非多元化的数据总线，LAD[31:0]、LAD[15:0],或LAD[7:0]包含数据为32位、16位、8位总线。如果总线是8或16位，数据由PCI9052提供32位宽的总线。在多路工作方式，LAD[31:0]总线是32位多元化的地址和数据总线。在地址阶段,LAD[27:0]包含调用地址。LAD[1:0]的地址值和LBE[1:0]#一样，是8或16位总线宽度。3）接口控制信号接口控制信号控制数据地址锁存器和局部总线。◆DS#,ALE局部总线存取开始于ADS#(地址选通)被断开在地址状态由PCI9052作为局部总线重要部分，LEN是LA/LAD总线饿外部地址锁存器。◆LBE[3:0]#在地址阶段期间,LBE[3:0]#是局部字节使能，表示哪个字节在32位总线的存取直到数据传送的结束。◆LOCK#LOCK#信号控制是由PCI9052局部总线上发起数据传输的设备，根据它自己的基本操作为直接从属存取方式来完成。LOCK#信号的基本操作在地址阶段期间，并且信号一个时钟在基本操作的最后发生以后完成。◆LW/R#在地址阶段期间，LW/R#被驱动到一个有效状态和数据传送方向。由于PCI9052是局部总线重要部分，LW/R#驱动PCI9052地址数据，使总线数据很好的被读出来。WAITO#WAITO#是提供内部寄存器的等候状态的输出。当内部等候状态被插入，LRDYi#输入不被读取，直到WAITO#等候状态完成。4）局部总线仲裁 PCI9052是局部总线重要部分。当PCI总线使用一个新建调用请求,当仲裁器正在请求的主设备应该授权控制的PCI9052局部总线时，它会使连接到请求的设备有效。如果PCI9052没有循环运行,它断开LHOLDA,调用控制外部请求。