分频器设计——50mhz(含verilog程序)

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1、分频器设计一、实验目的1、熟悉分频器的原理；2、掌握采用VerilogHDL语言设计分频器的方法；3、进一步学习利用VerilogHDL语言进行层次设计的方法。二、实验内容1、采用Verilog语言设计一个十分频器，记录Verilog程序；2、对十分频器进行功能仿真，观察仿真波形；3、仿真没有问题后，将分频比改为50000000，实现一个50M分频器。利用此分频器和开发板上的50MHz时钟信号，得到1Hz的秒脉冲信号，完成如图1-2.28所示的秒计数器。程序设计如下：modulefenp(clk_out,clk_in,r

2、eset);outputclk_out;inputclk_in;inputreset;reg[1:0]cnt;regclk_out;always@(posedgeclk_inorposedgereset)beginif(reset)begincnt<=0;clk_out<=0;endelsebeginif(cnt==24999999)beginclk_out<=!clk_out;cnt<=0;endelsecnt<=cnt+1;endendendmodule本程序经验证，完全可以实现实验要求。文章来自某大学EDA实验课