数字系统设计课程设计实验报告-基于vhdl的16位cpu设计

《数字系统设计课程设计实验报告-基于vhdl的16位cpu设计》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。

1、数字系统设计课程设计实验报告基于VHDL的16位CPU设计学院电子与信息学院专业集成电路设计与系统集成学生姓名学号200830251089指导教师提交日期2011-02-2739基于VHDL的16位CPU设计………………………………………………………………………………………………3一、实验目的3二、什么是CPU3三、整体的实验原理图7四、各模块的设计分析和设计思路7１、时钟发生器72、指令寄存器73、累加器84、算术运算器85、数据控制器86、地址多路器87、程序计数器88、状态控制器99、地址译码器1310、RAM和ROM13五、各模

2、块设计与实现131、时钟发生器132、指令寄存器143、累加器154、算术运算器165、数据控制器176、地址多路器187、程序计数器188、状态控制器199、各模块的整合2310、地址多路器2611、ROM2712、RAM29六、各模块的波形仿真与分析301、时钟发生器的仿真302、指令寄存器303、累加器314、算术运算器315、数据控制器326、地址多路器327、程序计数器328、状态控制器329、地址译码器3510、ROM3511、RAM3612、整体的仿真36七、程序的下载指导36八、实验总结与心得3839基于VHDL的16位

3、CPU设计一、实验目的1、熟悉16位CPU各模块的工作原理，从而熟悉CPU的工作机理，也加深对单片机以及嵌入式硬件的工作原理。2、熟练的利用quartusii9.0做一些中等难度的课题，增加自己的一些实践经验，熟练VHDL的编程。3、强化自身的系统设计能力，了解系统设计中的一般步骤，增加处理问题的经验。4、作为对VHDL课程的一种总结，考察对数字系统设计掌握的程度。5、了解VHDL仿真和综合工具的潜力。6、展示VHDL设计对软硬件联合设计和验证的意义。二、什么是CPUCPU即中央处理单元的英文缩写，它是计算机的核心部件。计算机进行信息处

4、理可分为两个步骤：1)将数据和程序（即指令序列）输入到计算机的存储器中。2)从第一条指令的地址起开始执行该程序，得到所需结果，结束运行。CPU的作用是协调并控制计算机的各个部件执行程序的指令序列，使其有条不紊地进行。因此它必须具有以下基本功能：a)取指令：当程序已在存储器中时，首先根据程序入口地址取出一条程序，为此要发出指令地址及控制信号。b)分析指令：即指令译码。是对当前取得的指令进行分析，指出它要求什么操作，并产生相应的操作控制命令。c)执行指令：根据分析指令时产生的“操作命令”形成相应的操作控制信号序列，通过运算器，存储器及输入/

5、输出设备的执行，实现每条指令的功能，其中包括对运算结果的处理以及下条指令地址的形成。CPU是一个复杂的数字逻辑电路，但是它的基本部件的逻辑并不复杂。可把它分成八个基本部件：391)时钟发生器2)指令寄存器3)累加器4)CPU算术逻辑运算单元5)数据控制器6)状态控制器7)程序计数器8)地址多路器各部件的相互连接关系见图1CPU结构图，具体的线路连接见图2CPU的线路连接。其中时钟发生器利用外来时钟信号进行分频生成一系列时钟信号，送往其他部件用作时钟信号。各部件之间的相互操作关系则由状态控制器来控制。各部件的具体结构和逻辑关系在下面的小节

6、里逐一进行介绍。39图1CPU结构图39图2CPU的线路连接39三、整体的实验原理图图3CPU调试电路图调试CPU需要外围模块，包括RAM和ROM，以及RAM和ROM的选择器。这样一个完整的ＣＰＵ内部电路就出来了。四、各模块的设计分析和设计思路１、时钟发生器时钟发生器利用外来时钟信号clk来生成一系列时钟信号clk1、fetch、alu_clk送往CPU的其他部件。其中fetch是外来时钟clk的八分频信号。利用fetch的上升沿来触发CPU控制器开始执行一条指令，同时fetch信号还将控制地址多路器输出指令地址和数据地址。clk1信号

7、用作指令寄存器、累加器、状态控制器的时钟信号。alu_clk则用于触发算术逻辑运算单元。2、指令寄存器顾名思义，指令寄存器用于寄存指令。指令寄存器的触发时钟是clk1，在clk1的正沿触发下，寄存器将数据总线送来的指令存入高8位或低8位寄存器中。但并不是每个clk1的上升沿都寄存数据总线的数据，因为数据总线上有时传输指令，有时传输数据。什么时候寄存，什么时候不寄存由CPU状态控制器的load_ir信号控制。load_ir信号通过ena39口输入到指令寄存器。复位后，指令寄存器被清为零。每条指令为2个字节，即16位。高3位是操作码，低13

8、位是地址。（CPU的地址总线为13位，寻址空间为8K字节。）本设计的数据总线为8位，所以每条指令需取两次。先取高8位，后取低8位。而当前取的是高8位还是低8位，由变量state记录。state为零表示取的高