课程设计（论文）-基于vhdl语言的简易逻辑分析仪设计

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1、基于VHDL语言的简易逻辑分析仪设计第24页共24页1前言高校电气类及相关专业教学中，实践环节越来越被重视。在数字电路的实验及数字系统的设计中，示波器已远远不能满足教学要求。例如在一些数字电路的研究和实验中，往往需要同时查看多路数字信号的时序关系，甚至有时因为信号不会重复出现，因此只用示波器往往无法完整了解信号的相对关系，在这种场合有台逻辑分析仪就显得相当必要。然而自1973年世界上第一台逻辑分析仪至今，逻辑分析仪的普及率仍然很低，30%以上的数字设计师没有使用逻辑分析仪，80%的高校实验室没有普及逻辑分析仪。最重要的原因在于其高昂的价格。逻辑分析仪昂贵的价格和越来越广泛的应用

2、前景之间的矛盾使逻辑分析仪高精度智能化方向以展，同时也催生了很多降低成本和拓展功能的方案。逻辑分析仪的主要功能就是分析测量数字系统的逻辑波形和逻辑关系。它利用时钟脉冲采样，在达到预设的触发条件时，将触发前后的状态进贮存、显示和处理，展示数据流的内容，从而发现和解决故障。本课程设计设想采用专用集成电路（ASIC[1]，ApplicationSpecificIntegratedCircuit）实现简易逻辑分析仪的功能。在本次计中，系统开发平台为MAX+plusⅡ[2]。MAX+plusⅡ是Altera公司提供的FPGA/CPLD开发集成环境，Altera是世界上最大可编程逻辑器件的

3、供应商之一。Max+plusⅡ界面友好，使用便捷，被誉为业界最易用易学的EDA软件。在Max+plusⅡ上可以完成设计输入、元件适配、时序仿真和功能仿真、编程下载整个流程，它提供了一种与结构无关的设计环境，是设计者能方便地进行设计输入、快速处理和器件编程。在本次设计中，采用的硬件描述语言是VHDL[3]（Very-High-SpeedIntegratedCircuitHardwareDescriptionLanguage）。VHDL语言是一种用于电路设计的高级语言。　　VHDL主要用于描述数字系统的结构、行为、功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式、描

4、述风格以及语法是十分类似于一般的计算机高级语言。基于VHDL语言的简易逻辑分析仪设计第24页共24页2设计方案总体设计方案图2.1简易逻辑分析仪总系统实现框基于VHDL语言的简易逻辑分析仪设计第24页共24页图2.2总系统控制工作流程图从整个系统的框图和功能要求可以看出，由VHDL语言组成的专用集成电路（ASIC[1]，ApplicationSpecificIntegratedCircuit）主要完成输入信号判断、比较、存储、采集和处理。基于VHDL语言的简易逻辑分析仪设计第24页共24页该系统组成主要主要对数据进行采集、存储、处理和输出、输入控制，其中START是对判断、比较

5、电路使能，启动触发器全整运行，EOC是整个触电路最终产生的通知信号，反馈到控制器，把所需的信号输入到电路中，进行处理、存储和输出显示。2系统实现与理论分析3.1总体模块图3.1模块总图总体模块如图3.1所示。D是信号输入端，DATA是触发信号输入端，DATAOUT是信号输出端，可接显示器件显示8路采集信号。图3.1由三个模块组成，分别是触发电路模块、数据采集和处理模块、存储器模块。当信号满足触发条件时，8路信号输入数据采集和处理模块，最后将采集处理后的信号储存在存储器中。3.2触发电路（1）触发电路软件流程图和组成框图基于VHDL语言的简易逻辑分析仪设计第24页共24页图3.2

6、实现的软件设计流程图图3.3触发电路的逻辑框图由于移位寄存器一次只能处理一路信号，四路信号需要4个移位寄存器，这就需要一个转换电路将四路由移位寄存器模块输出的信号进行处理，转换成可以和2个触发字同时进行比较。该模块的作用：检测输入序列是否与触发字相同。四级的并行触发是在设置了2个按预定次序排列的触发字后，只有当四路信号同时满足所设的触发条件时，才产生触发信号。如图3.3可知首先由上位机向16b锁存器锁存由单片机预置触发字，分两次锁存2个8b触发字。然后检测待测四路信号，待测四路信号分别通过一个4b数据移位寄存器同时与2个触发字进行比较，当两者完全相同时产生一个触发信号四路信号必

7、须分别为1111，1111，1111，1010时电路才产生触发信号，整个过由EN作为最终的使能，由控制器控制，PEQ是启动控制器控制整个采集、处理等过程。基于VHDL语言的简易逻辑分析仪设计第24页共24页（2）四位移位寄存器的模块及其仿真图图3.4四位移位寄存器的模块图3.5四位移位寄存器的仿真波形图仿真波形如图3.5所示。CLR是清零信号，低电平有效。当CLR是高电平时，每次时钟信号CLK的上升沿DATA_IN[3..0]的值赋给A，输出信号DATA_OUT一个时钟周期变化一个，输出A二