资源描述：
《《eda技术及应用》课程设计-基于vhdl数字时钟的设计与实现》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。
1、装订线2008--2009学年第一学期物电学院期末考试卷《EDA技术及应用》学号:200672020240姓名:班级:2006级电子（2）班成绩：评语：（考试题目及要求）1.设计一个数字时钟，具有按秒走时功能，能够分别显示小时（2位24小时）、分种（2位）、秒（2位）。具有整点报时、时间调整功能。也可设计成十二小时计时方案（AM，PM）。具有美观、清晰、人性化的显示界面设计，走时精度不劣于±3秒/月。2.设计条件：VHDL语言，MAXPLUSII开发工具，EPM7128可编程逻辑芯片，蜂鸣器，20MHz时钟源，8位七段数码管，128X32像素单色液晶
2、显示屏。3.设计报告至少应包含这些内容：系统方案设计、显示界面设计、程序设计思路，电路设计框图、电路图，选用器件的功能、性能、使用方法介绍以及接口时序分析，有详细注释的源程序清单以及程序分析，结果说明与描述（最好附照片），芯片资源占用率及程序优化度分析，芯片管脚分配与连线说明，基于时序图的功能仿真分析，在线测试方法、测试数据与测试结果，走时误差分析与功能、性能偏离分析，设计总结，参考文献。基于VHDL数字时钟的设计与实现作者姓名：学号：专业：电子信息工程指导老师：完成日期：2008年12月29日基于VHDL数字时钟的设计与实现摘要:随着EDA技术的发
3、展和应用领域的扩大与深入,EDA技术在电子信息、通信、自动控制及计算机应用领域的重要性日益突出。EDA技术就是依赖功能强大的计算机,在EDA工具软件平台上,对以硬件描述语言VHDL为系统逻辑描述手段完成的设计文件,自动地完成逻辑优化和仿真测试,直至实现既定的电子线路系统功能。本文介绍了基于VHDL硬件描述语言设计的多功能数字时钟的思路和技巧。关键词：数字时钟、VHDL、MAX+plusⅡ引言：VHDL硬件描述语言在电子设计自动化(EDA)中扮演着重要的角色,它出现极大的改变了传统的设计方法、设计过程乃至设计观念。由于采用了“自顶向下”(Top-Dow
4、n)的全新设计方法,使设计师们摆脱了大量的辅助设计工作,而把精力集中于创造性的方案与概念构思上,用新的思路来发掘硬件设备的潜力,从而极大地提高了设计效率,缩短了产品的研制周期。这种设计方法首先从系统设计入手,在顶层进行功能方框图的划分和结构设计。在方框图一级进行仿真、纠错,并用硬件描述语言对高层次的系统行为进行描述,在系统一级进行验证。然后用综合优化工具生成具体门电路的网表,其对应的物理实现级可以是印刷电路板或专用集成电路。由于设计的主要仿真和调试过程是在高层次上完成的,这不仅有利于早期发现结构设计上的错误,避免设计工作的浪费,而且也减少了逻辑功能仿
5、真的工作量,提高了设计的一次成功率。VHDL主要用于描述数字系统的结构、行为、功能和接口。除了含有许多具有硬件特征的外，VHDL的语言形式和描述风格与句法十分类似与一般的计算机高级语言。VHDL程序结构特点是将一个电路模块或一个系统分成端口和内部功能算法实现两部分。对于一个电路模块或者数字系统而言,定义了外部端口后,一旦内部功能算法完成后,其他系统可以直接依据外部端口调用该电路模块或数字系统,而不必知道其内部结构和算法。一、系统设计方案1、设计任务与要求设计一个数字时钟，具有按秒走时功能，能够分别显示小时（2位24小时）、分种（2位）、秒（2位）。具
6、有整点报时、时间调整功能。也可设计成十二小时计时方案（AM，PM）。具有美观、清晰、人性化的显示界面设计，走时精度不劣于±3秒/月。2、设计条件及选用器件说明软件：VHDL语言，MAXPLUSII开发工具硬件：EPM7128可编程逻辑芯片，蜂鸣器，20MHz时钟源，128X32像素单色液晶显示屏。2.1MAXPLUSII开发工具MAX+plusII界面友好，使用便捷，被誉为业界最易学易用的EDA软件。它支持原理图、VHDL和Verilog语言文本文件，以及波形与EDIF等格式的文件作为设计输入，并支持这些文件的混合设计。MAX+plusII具有门级仿
7、真器，可以进行功能仿真和时序仿真，能够产生精确的仿真结果。2.2EPM7128可编程逻辑芯片本系统选用EPM7128SLC84-15芯片，此芯片是MAX7000S系列器件，采用0．8µmCMosEPROM技术制造。是高密度、高性能的CMOSEPLD(可擦除可编程的逻辑器件)器件。它分为8个逻辑阵列块(LAB)，每一LAB又分为16个宏单元。其宏单元由逻辑阵列、乘积项选择矩阵和可编程触发器三个功能块组成。它共有2500个可用门，128个宏单元组成。它的4个专用输入，既可以作为通用输入，也可以作为每个宏单元和I／O引脚的高速、全局控制信号，如时钟(Clo
8、ck)、清除(Clear)和输出(OutputEnable)等。逻辑阵列实现组合逻辑，给每个宏单元提供5个乘
