毕业设计(论文)-基于vhdl的计程车计价器设计

毕业设计(论文)-基于vhdl的计程车计价器设计

ID:6330235

大小:515.50 KB

页数:32页

时间:2018-01-10

毕业设计(论文)-基于vhdl的计程车计价器设计_第1页
毕业设计(论文)-基于vhdl的计程车计价器设计_第2页
毕业设计(论文)-基于vhdl的计程车计价器设计_第3页
毕业设计(论文)-基于vhdl的计程车计价器设计_第4页
毕业设计(论文)-基于vhdl的计程车计价器设计_第5页
资源描述:

《毕业设计(论文)-基于vhdl的计程车计价器设计》由会员上传分享,免费在线阅读,更多相关内容在学术论文-天天文库

1、重庆邮电大学本科毕业设计(论文)目录摘要IABSTRACTII目录III前言1第一章概述2第一节设计背景2第二节EDA发展概况3一、EDA系统框架结构6二、系统级设计7第三节EDA技术基本特征7一、“自顶向下”的设计方法8二、ASIC设计8三、硬件描述语言9四、VHDL的优点9第四节本章小结10第二章出租车计费系统的设计11第一节出租车计费目标11第二节基本设计思想11第三节设计方案比较12第四节本章小结14第三章基于VHDL的出租车计费系统的实现15第一节VHDL相关介绍15一、FPGA简介15二、部分模块设计16第二节

2、系统框图及各功能模块的实现及主程序17一、程序流程图17二、系统总体框图18三、计费模块的实现19四、十进制转换模块的实现20五、车费路程显示模块的实现21六、八进制选择模块实现22七、显示译码模块实现23第三节本章小结24第四章系统仿真24第一节软件AlteraMax+plus介绍24一、软件功能简介24三、MAX+plusII可编程设计流程25四、项目编译(设计处理)26五、仿真和定时分析(项目校验)27-30-重庆邮电大学本科毕业设计(论文)六、器件编程下载27七、可编程逻辑常用设计输入法介绍28第二节模块仿真结果2

3、8一、十进制转换模块的仿真结果28二、计费模块的仿真结果29三、车费路程显示模块的仿真结果29四、八进制选择模块结果验证29五、显示译码模块结果验证30第三节本章小结30第五章结论31致谢32参考文献33附录34一、英文原文34二、中文翻译40三、源程序代码45计费程序模块程序45十进制转换模块程序47车费路程显示模块程序49八进制选择模块程序50显示译码模块程序50-30-重庆邮电大学本科毕业设计(论文)第一节出租车计费目标本文中出租车的计费工作原理一般分成3个阶段:①车起步开始计费。首先显示起步价(本次设计起步费为7.

4、00元),车在行驶3km以内,只收起步价7.00元。②车行驶超过3km后,按每公里2.2元计费(在7.00元基础上每行驶1km车费加2.2元),车费依次累加。③行驶路程达到或超过9km后(车费达到20元),每公里加收50%的车费,车费变成按每公里3.3元开始计费。车暂时停止(行驶中遇红灯或中途暂时停车)不计费,车费保持不变。若停止则车费清零,等待下一次计费的开始。第二节基本设计思想一、根据出租车计费原理,将出租车计费部分由5个计数器来完成分别为counterA,counterB,counterC,counterD,coun

5、terE。①计数器A完成车费百位计数。②计数器B完成车费十位和个位③计数器C完成车费角和分。④计数器D完成计数到30(完成车费的起步价)。⑤计数器E完成模拟实现车行驶100m的功能。二、行驶过程中车费附加50%的功能:由比较器实现。三、车费的显示:由动态扫描电路来完成。用专用模块来实现,完成数据的输入即动态数据的显示。四、通过分析可以设计出系统的顶层框图如图2.1所示:-30-重庆邮电大学本科毕业设计(论文)显示输出基本速率起/停开关车速摇杆车速控制模块里程动态显示器计费动态显示器图2.1系统的顶层框图第三章基于VHDL的

6、出租车计费系统的实现二、部分模块设计FPGA部分可划分成两个模块,其中正弦波发生器模块又可细分成几个小模块。①锁存器设计锁存器用来将单片机送来的频率数据锁存稳定在FPGA中,可以用片内的锁存器资源(或用触发器)来构成。②运算器设计运算器是用来将频率数据转换成正弦波点与点之间的定时数据。该运算器实际上最终可转换成一除法器。该除法器描述如下:—VECTOR(WIDTH—R-1DOWNTO0));ENDCOMPONENT;上述描述实际上是调用了Altera公司的参数化模块库(LPM)中的一个元件。元件描述后,只要在程序中用Gen

7、ericmap和portmap语句映射该元件即可。所要注意的是,上述口信号remainder是numerator和denominator模运算的结果,所以应将remainder与denominator/2相比较,实际结果应在比较的基础上决定加1还是不加1。-30-重庆邮电大学本科毕业设计(论文)③定时器设计定时器根据运算器传来的定时数据定时。它可以通过对基准时钟计数来实现,当定时时间一到,就触发波形的输出。设计中采用了两个计数模块来同时计数,一个模块计数时钟的上边沿,而另一模块则计数时钟的下边沿。这样相当于使系统时钟频率提

8、高了一倍,充分利用了系统资源。④波形输出波形输出是当定时器满足定时要求触发后就输出此时的正弦值,多个点的触发输出就形成了一个正弦波。为节省芯片资源,这部分求某时正弦值的功能不采用构造运算器来算出正弦值,而是利用查表结构。象Xilinx公司FPGA芯片则可以利用CLB块来配置RAM或直接利用Logiblo

当前文档最多预览五页,下载文档查看全文

此文档下载收益归作者所有

当前文档最多预览五页,下载文档查看全文
温馨提示:
1. 部分包含数学公式或PPT动画的文件,查看预览时可能会显示错乱或异常,文件下载后无此问题,请放心下载。
2. 本文档由用户上传,版权归属用户,天天文库负责整理代发布。如果您对本文档版权有争议请及时联系客服。
3. 下载前请仔细阅读文档内容,确认文档内容符合您的需求后进行下载,若出现内容与标题不符可向本站投诉处理。
4. 下载文档时可能由于网络波动等原因无法下载或下载错误,付费完成后未能成功下载的用户请联系客服处理。