硅集成电路工艺基础10.ppt

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1、第十章工艺集成集成电路工艺主要分为以下几大类：氧化：干氧氧化、湿氧氧化、水汽氧化CVD：APCVD、LPCVD、PECVDPVD：蒸发、溅射外延扩散离子注入光刻：紫外光刻、X射线光刻、电子束光刻刻蚀：干法刻蚀、湿法刻蚀工艺集成：运用各类工艺技术形成电路结构的制造过程制膜工艺掺杂工艺图形转换自隔离：MOSFET源、漏极的导电类型相同，并与衬底导电类型相反，所以MOSFET本身就被pn结隔离，即自隔离(self-isolated)。源漏电流只有在导电沟道形成后才能形成，只要相邻晶体管之间不存在导电沟道，相邻晶体管间便不会存在显著的电流。只要维持源-衬

2、底pn结和漏-衬底pn结的反偏，MOSFET便能维持自隔离。MOS集成电路的晶体管之间不需要pn结隔离，可大大提高集成度。10.1.1MOS集成电路中的隔离10.1、集成电路中的隔离寄生MOSFET：由于集成电路是通过金属引线实现互联的，当金属引线经过两个MOSFET之间的区域(场区)时，会形成寄生的MOSFET。如图所示，寄生的MOSFET以金属引线为栅、引线下两个MOSFET间的区域为寄生导电沟道、高掺杂区(2)和(3)为源漏。因此，MOS集成电路中的隔离主要是防止形成寄生的导电沟道，即防止场区的寄生MOSFET开启。防止场区的寄生MOSFE

3、T开启的方法：提高寄生MOSFET的阈值电压，使寄生场效应晶体管的阈值电压高于集成电路的工作电压。通常场区的阈值电压要比集成电路的电源电压高3～4V，以使相互隔离的两个MOSFET间的漏电流小于lpA。提高场效应晶体管阈值电压的方法主要有两种：增加场区SiO2的厚度，但是过厚的氧化层将产生过高的台阶，从而引起台阶覆盖的问题，通常场氧化层厚度为栅氧化层厚度的7-10倍。增大氧化层下的沟道掺杂浓度，即形成沟道阻挡层。通常利用离子注入方法提高场氧化层下硅表面区的杂质浓度。在MOS集成电路中同时使用上述两种方法进行器件的隔离，从而提高场区晶体管的阈值电压

4、。首先在清洗后的硅片上热氧化制备20-60nm的SiO2层，称为SiO2衬垫或SiO2缓冲层，用于减缓Si衬底与Si3N4层之间的应力。通常缓冲层越厚，Si与Si3N4间的应力越小，但是由于横向氧化作用，厚的缓冲层将削弱作为氧化阻挡层的Si3N4的阻挡作用，改变有源区的形状和尺寸。在SiO2缓冲层上，利用CVD工艺淀积一层厚度为100～200nm的Si3N4层作为氧化阻挡层。光刻和刻蚀Si3N4层和SiO2层以形成场氧区。场氧化层是采用选择氧化方法制备的，称为局部场氧化工艺，即LOCOS隔离工艺（LOCalOxidationofSilicon）。

5、LOCOS方法形成的厚SiO2层是半埋入方式的，可以减小表面的台阶高度。在工艺上厚的场氧化层和高浓度杂质注入是利用同一次光刻完成的。LOCOS隔离工艺在光刻胶保护下进行离子注入，提高场氧化层下沟道的杂质浓度，形成沟道阻挡层，提高寄生场氧MOSFET的阈值电压。去除光刻胶后进行场区氧化，在已形成的沟道阻挡层上热氧化生长0.3～1.0μm的场SiO2层，形成器件的隔离。最后去除Si3N4层。由于氧化剂通过SiO2层横向扩散，使氧化反应横向扩展，生成逐渐变薄的SiO2层，通常称为鸟嘴。由于鸟嘴的形成，使场氧区向器件有源区横向扩展，通常0.5～0.6μm

6、厚的场氧化层每个边缘约有0.5μm的鸟嘴区域。鸟嘴区属于无用的过渡区，对提高集成电路的集成度不利。在亚微米集成电路制备中，对LOCOS隔离工艺进行改进，出现了减小鸟嘴，提高表面平坦化的隔离方法。1.回刻的LOCOS工艺：通过回刻除去部分场氧化层，从而使表面平坦并恢复部分被鸟嘴占去的有源区。2.多晶硅缓冲层的LOCOS工艺：由于鸟嘴的形成与二氧化硅缓冲层密切相关，减薄二氧化硅缓冲层可以减小鸟嘴的尺寸，因此在多晶硅缓冲层的LOCOS工艺中，利用多晶硅和二氧化硅叠层替代单一的二氧化硅缓冲层(多晶硅50nm/SiO25~10nm)，可以大大降低鸟嘴的尺寸

7、。3.界面保护的局部氧化工艺：在缓冲二氧化硅层之下直接先淀积一薄层10nm左右的氮化硅，从而保护了Si界面，抑制氧化气氛的横向扩散，大大降低了鸟嘴的尺寸。LOCOS隔离工艺的改进---减小鸟嘴侧墙掩蔽隔离是一种无鸟嘴的隔离工艺。SiO2和Si3N4层的制备和普通的LOCOS工艺相同，但刻蚀时，除了刻蚀Si3N4和SiO2外还需要腐蚀硅层，腐蚀的硅层厚度约为场氧化层厚度的一半。通常采用KOH等各向异性腐蚀法，在<100>硅表面形成倾斜60度左右的侧墙。随后再淀积第二层SiO2缓冲层和Si3N4层，并采用CVD方法在上面淀积一层SiO2。各向异性腐蚀

8、CVDSiO2层以后，只剩下侧墙部分。在SiO2侧墙保护下腐蚀Si3N4和SiO2层直至露出硅，然后再去除CVDSiO2侧墙，形成由Si