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时间:2018-01-06
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1、安徽工业大学工商学院数字时钟的毕业设计目录摘要ⅠABSTRACTⅡ第1章绪论11.1数字时钟的背景和意义11.2数字时钟设计思路11.3数字时钟的主要内容1第2章数字时钟模块设计22.1数字时钟秒脉冲信号的设计22.1.1秒时钟信号发生器的设计22.1.2秒时钟电路的设计32.1.3分时钟电路的设计42.2二十四进制计数器设计4第3章校时电路1第4章整点报时电路1第5章闹钟电路1结论1致谢1参考文献124安徽工业大学工商学院绪论数字钟是一种用数字电路技术实现时、分、秒计时的装置,钟表的数字化给人们生产生活带来了极大的方便,而且大
2、大地扩展了钟表原先的报时功能。诸如定时自动报警、按时自动打铃、时间程序自动控制、定时广播。而且与传统的机械钟相比,它具有走时准确、显示直观、无机械传动、无需人的经常调整等优点。数字钟的设计涉及到模拟电子与数字电子技术,其中绝大部分是数字部分、逻辑门电路、数字逻辑表达式、计算真值表与逻辑函数间的关系、编码器、译码器显示等基本原理。现在主要用各种芯片实现其功能,更加方便和准确。Multisim10.0作为一种高效的设计与仿真平台。其强大的虚拟仪器库和软件仿真功能,为电路设计提供了先进的设计理念和方法。1.设计思路1).由秒时钟信号发
3、生器、计时电路和校时电路构成电路。2).秒时钟信号发生器可由555定时器构成。3).计时电路中采用两个60进制计数器分别完成秒计时和分计时;24进制计数器完成时计时;采用译码器将计数器的输出译码后送七段数码管显示。4).校时电路采用开关控制时、分、秒计数器的时钟信号为校时脉冲以完成校时。2.主要内容熟悉Multisim10.0仿真软件的应用;设计一个具有显示、校时、整点报时和定时功能的数字时钟,.能独立完成整个系统的设计;用Multisim10.0仿真实现数字时钟的功能。数码管显示数码管显示数码管显示译码器译码器译码器时计数器分
4、计数器秒计数器校时电路秒信号发生器整点报时闹钟设计原理方框图24安徽工业大学工商学院第2章、数字时钟模块设计数字时钟电路主要由时、分、秒三部分组成,秒时钟电路主要由秒脉冲信号发生器、计数器、译码器、数码管组成,秒计数周期60s。同样分时钟电路由计数器、译码器、数码管组成,计数周期为60m,与秒时钟电路不同的是脉冲信号由秒时钟电路提供。时时钟电路采用同样的设计,计数周期为24h。2.1数字时钟秒脉冲信号的设计2.1.1秒时钟信号发生器的设计振荡器可由晶振组成,也可以由555与RC组成的多谐振荡器。由555定时器得到1Hz的脉冲,功
5、能主要是产生标准秒脉冲信号和提供功能扩展电路所需要的信号。由555定时器构成的1Hz秒时钟信号发生器。下面的电路图产生1Hz的脉冲信号作为总电路的初输入时钟脉冲。由555定时器得到1Hz的脉冲,功能主要是产生标准秒脉冲信号和提供功能扩展电路所需要的信号。脉冲信号发生器24安徽工业大学工商学院利用NE555多谐振荡器,优点:555内部的比较器灵敏度较高,而且采用差分电路形式,它的振荡频率受电源电压和温度变化的影响很小。缺点:要精确输出1Hz脉冲,对电容和电阻的数值精度要求很高,所以输出脉冲既不够准确也不够稳定。2.2器件分析2.2
6、.174LS160分析在数字钟的控制电路中,分和秒的控制都是一样的,都是由一个十进制计数器和一个六进制计数器串联而成的,在电路的设计中我采用的是统一的器件74LS160D的反馈置数法来实现十进制功能和六进制功能,根据74LS160D的结构把输出端的0110(十进制为6)用一个与非门74LS00引到CLR端便可置0,这样就实现了六进制计数。由两片十进制同步加法计数器74LS160级联产生,采用的是异步清零法。24安徽工业大学工商学院同样,在输出端的1001(十进制为9)用一个与非门74LS00引到Load端便可置0,这样就实现了十
7、进制计数。在分和秒的进位时,用秒计数器的Load端接分计数器的CLK控制时钟脉冲,脉冲在上升沿来时计数器开始计数。时计数器可由两个十进制计数器串接并通过反馈接成二十四制计数器。由计数器得到的4位二进制码的必须通过译码后转为人们习惯的数字显示。如12:54:30的二进制码为00010010:01010100:00110000。秒信号经秒计数器、分计数器、时计数器之后,分别得到“秒”个位、十位、“分”个位、十位以及“时”个位、十位的计时输出信号,然后送至显示电路,以便实现用数字显示时、分、秒的要求。“秒”和“分”计数器应为六十进制,
8、而“时”计数器应为二十四进制。采用10进制计数器74LS160来实现时间计数单元的计数功能。24安徽工业大学工商学院2.2.274LS85特性分析74LS85为4位数值比较器,共有54/7485、54/74S85、54/74LS85三种线路结构型式,74LS85
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