第二章Verilog基本知识.doc

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1、......2.1VerilogHDL的语言要素VerilogHDL语法来源于C语言基本的语法，其基本此法约定与C语言类似。程序的语言要素称为语法，是由符号、数据类型、运算符和表达式构成的，其中符号包括空白符、注释符、和转义标示符、关键字、数值等。2.1.1空白符空白符包括空格符（b），制表符(t)、换行符和换页符。空白符使代码看起来结构清晰，阅读起来更方便。在编译过程中，空白符被忽略。2.1.2注释符VerilogHDL语言允许插入注释，标明程序代码功能、修改、版本等信息，以增强程序的可阅读性和帮助管理文档。VerilogHDL有两种注释方式1)单行注释：单行注释以“//

2、”开始，VerilogHDL忽略从此处到行尾的内容2)多行注释：多行注释以“/*”开始，到“*/”结束，Verilog忽略其中的注释内容。专业.专注.......2.1.3标识符和转义字符在VerilogHDL中，标识符（Identifier）被用来命令信号名、模块名、参数名等。它可以使任意一组字母、数字、$符号和_符号的组合。应该注意的是，标识符的字符区分大小写，并且第一个字符必须是字母或者下划线VerilogHDL规定了转义标识符（EscapedIdentifier）。采用转义字符可以在一条标识符中包含任何可打印的字符。转义标识符以“”（反斜线）符号开头，以空白符结尾（空

3、白可以是一个空格、一个制表符或者换行符）2．1.4关键字VerilogHDL语言内部已经使用的词称为关键字或保留字，它是VerilogHDL语言的内部专用词，是事先定义好的确认符，用来组织语言结构的。需要注意的是，在VerilogHDL中，保留字都是小写的。专业.专注.......2.1.5数值VerilogHDL有四种基本的逻辑数值状态，用数字或字符表达数字电路中传送的逻辑状态和存储信息。VerilogHDL逻辑数值中，x和z都不区分大小写。也就是说，0x1z和值）0X1Z是等同的。VerilogHDL中有四值电平逻辑如表状态含义0低电平、逻辑0、“假”1高电平，逻辑1或“真

4、”X或x不确定或未知的逻辑状态Z或Z高阻态1.数值及其表示VerilogHDL中的整数可以是二进制、八进制、十进制、十六进制。数制基数符号合法标识符二进制B或b0、1、x、X、Z、z、？、_八进制O或o0~7、x、X、Z、z、？、_十进制D或d0~9、_十六进制H或h0~9、a~f、A~F、x、X、Z、z、？、_需要注意的是1)专业.专注.......在较长的数之间可以用下划线来分开，目的是提高可读性，下划线本身没有意义，1)在数值中，下划线符号“_”除了不能放于数值的首位外，可以随意用在整型数与实型数中，他们对数值大小没有任何改变，只是为了提高可读性。例如16’b101100

5、0110001100和16’b1011_0001_1000_1100的数值大小是相同的，只是后一种的表达方式可读性更强。如16’b1011_0001_1000_1100，但下划线不能用作首字符。2)当数字没有说明位宽时，默认为32位3)z或x在二进制中代表1位z或x，在八进制中代表3位z或x，在十六进制中代表4位z或x，其代表的宽度取决于所用的进制。8’b1011xxxx//等价于8’hBx8’b1001zzzz//等价于8’h9z4.若没有定义一个整数的位宽，其宽度为相应值中定义的为数。例如‘o642//9位八进制数‘hBD//8位16进制数5.若定义的位宽比实际数的为数大，

6、则在左边用0补齐。但如果输最左边一位为x或者z，就相应的用x或z左边补齐。如10’b101//左边补0，得00000001018b’zx01//左边补z，得zzzzz0x1如果定义的位宽比实际数的位数大，那么最左边的位被截断。专业.专注.......6.“？”是高阻态z的另一种表示符号。在数字的表示中，字符“？”和Z或z是等价的，可以互相替换。7.整数可以带正、负号，并且正、负号应写在最左边。负数表示为二进制的补码形式。8.如果位宽和进制都缺省，则代表十进制数9.数字中不能有空格，但在表示进制的字母两则可以有空格。例：5’hx//5位十六进制数x（扩展的x），即xxxxx8‘h

7、2A//在位宽和字符之间以及进制和数值之间可以//有空格，但数字之间不能有空格1.实数极其表示1）十进制表示法。采用十进制格式，小数点两边必须都有数字，否则为非法的表示形式2）科学计数法。如564.2e2的值为54620.03）VerilogHDL还定义了实数转换为整数的方法，实数通过四舍五入转换为最相近的整数。2.字符串及其表示字符串是指用双引号括起来的字符序列，它必须包含在同一行中，不能分行书写。若字符串用作VerilogHDL表达式或赋值语句中的操作数，则字符串被看作8位的ASCII值