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时间:2021-01-19
《FPGA实训作业程序实训报告.doc》由会员上传分享,免费在线阅读,更多相关内容在应用文档-天天文库。
1、1、计数器的设计用VHDL语言设计一个模为60,具有异步复位、同步置数功能的计数器,并用QuartusII软件仿真。libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycount60isport(clk,clr,en:instd_logic;jishu_gout:outstd_logic_vector(3downto0);jishu_siout:outstd_logic_vector(3downto0));en
2、dcount60;architecturebehaveofcount60issignaljishu1,jishu10:std_logic_vector(3downto0);beginprocess(clk,clr,en)beginif(clr='1')thenjishu1<=(others=>'0');jishu10<=(others=>'0');elsif(clk'eventandclk='1')thenif(en='1')thenjishu1<="0000";jishu10<="0000";elseif(
3、jishu1="1001"andjishu10="0101")thenjishu10<="0000";jishu1<="0000";elsif(jishu1<"1001")thenjishu1<=jishu1+1;elsejishu1<="0000";if(jishu10<"0101")thenjishu10<=jishu10+1;elsejishu10<="0000";endif;endif;endif;endif;jishu_gout<=jishu1;jishu_siout<=jishu10;endpro
4、cess;endbehave;60计数器的仿真结果:2、分频器的设计:用VHDL语言设计一个通用的可输出输入信号的2分频信号、4分频信号、8分频信号、16分频信号的分频电路,并用QuartusII软件仿真。libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityfenpinisport(clk_in:instd_logic;clk2,clk4,clk8,clk16:outstd_logic);endfenpin;a
5、rchitecturebehaveoffenpinissignalq:std_logic_vector(3downto0);beginprocess(clk_in)beginif(clk_in'eventandclk_in='1')thenq<=q+1;endif;endprocess;clk2<=q(0);clk4<=q(1);clk8<=q(2);clk16<=q(3);end;分频器的仿真结果:3、编码器的设计:用VHDL语言设计一个8-3编码器的VHDL程序,并用QuartusII软件仿真。libra
6、ryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycode83isport(din:instd_logic_vector(7downto0);code:outstd_logic_vector(2downto0));endcode83;architecturebehaveofcode83isbeginprocess(din)beginif(din(7)='0')thencode<="000";elsif(din(6)='
7、0')thencode<="001";elsif(din(5)='0')thencode<="010";elsif(din(4)='0')thencode<="011";elsif(din(3)='0')thencode<="100";elsif(din(2)='0')thencode<="101";elsif(din(1)='0')thencode<="110";elsif(din(0)='0')thencode<="111";endif;endprocess;end;编码器的仿真结果:4、移位寄存器的设计
8、:用VHDL语言设计一个8位的移位寄存器,使其具有左移一位或右移一位,并行输入和同步复位的功能,并用QuartusII软件仿真。libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityyuweiisport(clk,rst,shift_left,shift_right:instd_logic;data:i
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