FPGA设计与应用分频器设计实验报告.docx

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1、FPGA设计与应用分频器设计实验报告班级：班姓名：郭诚学号：日期：2014年10月11日实验性质：验证性实验类型：必做开课单位：电信院学时：2学时一、实验目的1、了解QuartusII软件的功能；2、掌握QuartusII的HDL输入方法；3、掌握QuartusII编译、综合、适配和时序仿真；4、掌握QuartusII管脚分配、数据流下载方法；5、了解设计的资源消耗情况；6、掌握分频器和计数器的实现原理；7、掌握数码管的静态和动态显示原理二、实验准备（1分）2.1EP2C8的系统资源概述逻辑单元8,256M4KRAM块(4k比特+512校验比特)36

2、总的RAM比特数165,888嵌入式乘法器18锁相环PLLs22.2工程所用到的FPGA引脚及功能说明nodenamedirectionlocationi/obankVREFgroupclkclkoutseg7[0]seg7[1]seg7[2]seg7[3]seg7[4]seg7[5]seg7[6]seg7_select[0]seg7_select[1]seg7_select[2]seg7_select[3]InputOutputOutputOutputOutputOutputOutputOutputOutputOutputOutputOutputO

3、utputPIN_23PIN_107PIN_115PIN_118PIN_128PIN_112PIN_110PIN_116PIN_133PIN_134PIN_127PIN_117PIN_1141333333333333B1_N0B3_N1B3_N1B3_N1B3_N1B3_N1B3_N1B3_N1B3_N0B3_N0B3_N1B3_N1B3_N1工程所用到的FPGA引脚及功能说明：PIN_23是时钟引脚；PIN_114PIN_117PIN_127PIN_134是数码管的位选引脚；PIN_133PIN_116PIN_110PIN_112PIN_128PI

4、N_118PIN_115是数码管段选信号引脚；实验所用的LED是共阴级连接2.3数码管的动态显示原理动态显示是将所有数码管的8个显示笔划"a,b,c,d,e,f,g,dp"的同名端连在一起，另外为每个数码管的公共极COM增加位选通控制电路，位选通由各自独立的I/O线控制，当输出字形码时，所有数码管都接收到相同的字形码，但究竟是那个数码管会显示出字形，取决于FPGA对位选通COM端电路的控制，所以只要将需要显示的数码管的选通控制打开，该位就显示出字形，没有选通的数码管就不会亮。通过分时轮流控制各个数码管的的COM端，就使各个数码管轮流受控显示，这就是动

5、态驱动。在轮流显示过程中，每位数码管的点亮时间为1～2ms，由于人的视觉暂留现象及发光二极管的余辉效应，尽管实际上各位数码管并非同时点亮，但只要扫描的速度足够快，给人的印象就是一组稳定的显示数据，不会有闪烁感。三、代码及测试3.1工程源代码及分析（2分）LibraryIEEE;useIEEE.std_logic_1164.all;useIEEE.std_logic_unsigned.all;Entitygcfpisport(gc_clk:instd_logic;gc_clkout:outstd_logic;gc_s7:outstd_logic_vec

6、tor(6downto0);--7段码输出gc_s3:outstd_logic_vector(3downto0));--4个数码管选通end;architectureoneofgcfpissignalgc_L1,gc_L2,gc_L3,gc_L4,gc_L:integer;--L1,L2表示分的高低两位L3，L4表示秒的高低两位signalgc_a:std_logic_vector(26downto0);--用作计数signalgc_q1:std_logic;--LED灯信号signalgc_b:std_logic_vector(12downto0)

7、;--用作计数signalgc_q2:std_logic;--数码管扫描信号signalgc_clkout1:std_logic;--数码管扫描信号的输出signalgc_c:std_logic_vector(1downto0):="00";--用于数码管选通--将时钟信号分频（分频）得到频率为1.84Hz（学号为4）的输出信号，要求占空比为25%beginprocess(gc_clk)beginifgc_clk'eventandgc_clk='1'thenifgc_a

8、engc_a<=gc_a+1;gc_q1<='0';elsegc_a<=(others=>'0');endi