门电D触发器与8位计数器的设计.docx

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1、⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯最新料推荐⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯数字逻辑课程实验报告实验名称门电D触发器与8位计数器的设计实验人姓名学号班级同组人姓名实验时间成绩1⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯最新料推荐⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯一、实验内容1．带复位的D触发器（边沿触发）；2．8位计数器的设计；（具有异步清0和同步计数功能）二、实验原理带复位的D触发器（边沿触发）1.系统输入输出确定3个输入reset、d、clk（脉冲），2个输出q、qb2.真值

2、表resetdclkqqb00上升沿0110上升沿0111上升沿103.电路图4.VHDL程序源代码LIBRARYieee;useieee.std_logic_1164.all;entityDCFisport(clk,d:instd_logic;reset:instd_logic;q,qb:outstd_logic);endDcf;2⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯最新料推荐⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯architecturertlofDcfisbeginprocess(clk)b

3、eginif(clk'eventandclk='1')thenif(reset='0')thenq<='0';qb<='1';elseq<=d;qb<=notd;endif;endif;endprocess;endrtl;8位计数器的设计1、系统输入输出确定4个输入clk,r,s,en，1个输出co，q即可作为输入也可以是输出。2、真值表r1000sd100clkd上升沿上升沿dendd10q000q100q200q300计数加1保持不变q400q500q600q7003、电路图3⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯

4、⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯最新料推荐⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯4、VHDL程序源代码LIBRARYieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entityjsqisport(clk,r,s,en:instd_logic;co:outstd_logic;q:bufferstd_logic_vector(7downto0));endjsq;architecturer

5、tlofjsqisbeginprocess(clk,r)beginif(r='1')thenq<=(others=>'0');elsif(clk'eventandclk='1')thenif(s='1')thenq<=(others=>'0');elsif(en='1')thenq<=q+1;elseq<=q;endif;endif;4⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯最新料推荐⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯endprocess;co<='1'whenq="111111111"ande

6、n='1'else'0';endrtl;三、测试及分析D触发器仿真波形8位计数器仿真波形3．实验分析：D触发器和8位计数器的仿真波形图中波形与真值表一致实验结果证明：D触发器和8位计数器的设计真实的实验结果与理论结果相同。四、总结5