eda技术及应用 第二章

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1、EDA技术及应用主讲：牛军浩第二章EDA设计流程及工具2.1FPGA/CPLD开发流程2.2ASIC设计流程2.3常用EDA工具教学目的了解EDA技术进行设计开发的流程，以及EDA设计软件能正确选择和使用EDA软件、优化设计项目、提高设计效率和设计质量2.1FPGA/CPLD设计流程FPGA/CPLD开发流程2.1FPGA/CPLD设计流程2.设计输入将电路系统以一定的表达方式输入计算机a.图形输入b.文本输入状态图输入波形图输入原理图输入VHDL输入VerilogHDL输入2.1FPGA/CPLD设计流程图形输入——状态图输入根据电路的控制条件

2、和不同的转换方式，用绘图的方法，在EDA工具的图形编辑器上绘出状态图，然后由EDA编译器和综合器将其综合成电路网表2.1FPGA/CPLD设计流程图形输入——波形图输入将待设计的电路看成一个“黑盒”，只设计输入和输出的时序波形，由EDA工具综合成电路网表2.1FPGA/CPLD设计流程图形输入——原理图输入在图形编辑界面上绘制完成特定功能的电路原理图，原理图由逻辑器件和连线构成。2.1FPGA/CPLD设计流程文本输入——VHDL输入与传统的文本语言程序设计方法相似，在文本编辑器中输入程序代码，由EDA工具综合成电路网表2.1FPGA/CPLD设

3、计流程文本输入——VerilogHDL输入与传统的文本语言程序设计方法相似，在文本编辑器中输入程序代码，由EDA工具综合成电路网表2.1FPGA/CPLD设计流程3.综合综合就是将电路的高级语言（如行为描述）转换成低级的，可与FPGA/CPLD的基本结构相映射的网表文件或程序。将设计者在EDA工具中编辑输入的HDL文本、原理图或状态图描述，依据给定的硬件结构组成和约束控制条件进行编译、优化、转换，以获得门级电路描述的网表文件2.1FPGA/CPLD设计流程4.适配将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件适配的目标器件

4、必须属于原综合器指定的目标器件系列综合器可由第三方提供，适配器则由CPLD/FPGA供应商提供2.1FPGA/CPLD设计流程5.仿真根据算法和仿真库对设计进行模拟，以验证设计是否正确功能仿真：对描述的逻辑功能进行测试模拟，以验证是否满足设计要求与硬件特性无关时间短，速度快时序仿真：接近真实器件运行特性的仿真与硬件特性相关精度高时间长，速度慢2.1FPGA/CPLD设计流程6.下载将适配后生成的下载或配置文件，通过编程器或编程电缆向FPGA或CPLD下载，以便进行硬件调试和验证对FPGA进行下载称为配置（Configure）对CPLD进行下载称为

5、编程（Program）2.2ASIC设计流程1.ASIC设计方法2.2ASIC设计流程2.ASIC设计流程2.3EDA工具集成开发环境HDL前端输入与系统管理软件HDL逻辑综合软件HDL仿真软件适配器其他1.集成开发环境（1）MAX+PLUSIIAltera公司上一代的PLD开发软件使用者众多目前Altera已经停止开发MaxplusII，而转向QuartusII软件平台最新版本为MaxPlusII10.23（2）QuartusIIAltera公司新一代PLD开发软件适合大规模FPGA的开发最新版本为QuartusII7.01.集成开发环境（3）

6、FoundationXilinx公司上一代的PLD开发软件目前Xilinx已经停止开发Foundation，而转向ISE软件平台最新版本为XilinxFoundation3.1i1.集成开发环境（4）ISEXilinx公司目前的FPGA/PLD开发软件最新版本为ISE8.1i1.集成开发环境2.前端输入与系统管理软件UltraEditHDLTurboWriterVHDL/verilog专用编辑器，可大小写自动转换，缩进，折叠，格式编排很方便HDLDesignerSeriesMentor公司的前端设计软件，包括5个部分，涉及设计管理，分析，输入等V

7、isialVHDL/VisalVerilog可视化的HDL/Verilog编辑工具，可以通过画流程图等可视化方法生成VHDL/Verilog代码3.HDL逻辑综合软件（1）Synplify/SynplifyProVHDL/Verilog综合软件口碑相当不错Synplicity公司出品最新版本为Synplify8.1（2）LeonardoSpectrumVHDL/VerilogHDL综合软件Mentor公司出品PrecisionRTL／PrecisionPhysical最新版本Leonardo2003b（3）FPGAComplierIIVHDL/V

8、erilog综合软件Synopsys公司出品停止FPGAExpress的开发4.HDL仿真软件（1）ModelsimVHDL/Veril