一种高速数据采集记录装置设计

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1、一种高速数据采集记录装置设计　　【摘要】文章介绍了一种基于Flash的高速数据采集记录装置的实现方案；文中采用了Flash高速存储技术与FPGA的二级缓冲技术，提高了存储速度，突破存储芯片的瓶颈，成功实现了数据存储速率与传输速率完美的匹配；同时通过设计合理的电路降低了存储模块的功耗，利用可靠的通信协议，有效保证了信号数据的可靠接收和存储。【关键词】数据记录仪；Flash；高速存储1.系统方案设计本文设计的数据记录系统由以下几部分组成：两台完全相同的数据记录仪、一个地面综合测试台、上位机、配套软件以及配套电缆。主要用于记录由雷达系统产生的视频回波、图像及遥测三路LVDS

2、高速信号。系统工作时，由雷达系统首先发来启动记录信号，使已处于采集状态的两台记录仪同时工作，二者互为备份。地面测试台产生的模拟信号供记录仪存储，同时可以控制记录仪进入不同的工作状态，通过内置的USB接口读取记录仪的数据；上位机通过USB电缆与地面测试台相接，对回读的数据进行分析，同时验证记录仪是否正常工作。2.系统硬件设计6该系统采用隔离变压器隔离接收三路LVDS数据，使得隔离前后的电路没有电气连接特性，然后再将隔离后的信号传送给存储模块；经过存储模块的均衡、解串后传给FPGA中心控制器，最后存入两片Flash中。遥测系统输出的三路数据都有各自的启动记录信号。当记录仪

3、接收到启动控制信号，开始记录对应路的数据，并存储到相应的存储模块中。飞行试验完毕后，可以利用备用读数电缆，将各个存储模块中数据通过测试台上传至上位机中进行分析，以便对记录仪的存储功能进行验证。在飞行模式下记录仪的供电由雷达系统完成。记录仪由三个存储模块和一个接口模块组成。存储模块主要接收遥测系统的视频回波、图像及遥测三路LVDS信号，并对其中的有效数据进行实时存储。该模块主要包括以下几个部分：中心逻辑控制芯片FPGA、配置芯片PROM、LVDS电缆均衡器、LVDS解串芯片、存储芯片Flash、电源模块以及60MHz晶振等[1]。如图2.1所示：接口模块主要包括LVDS

4、高速读数接口、RS-422长线接口、视频及图像遥测雷达信号输入接口、各个存储模块的LVDS输入接口以及数据上传和指令下发接口。高速读数接口与地面测试台主控卡的相应接口连接，通过LVDS接口高速读取其中的数据；422长线接口通过双绞线电缆与地面测试台连接，主要实现记录仪与地面测试台之间的通信。3.系统逻辑设计63.1Flash高速存储技术设计由于Flash是基于页读写、块擦除的工作模式[2]，在对其进行读、写以及擦除操作都需要一定的等待时间，通过建立无效块列表，有效地提高了读写速率[3]。由FPGA内部时序控制转换将生成的4K并行数据轮流写入两片Flash中，单片Fla

5、sh采用交替双平面页编程方式，存储速率能够达到29.85MB/s。采用两片Flash进行存储，从时间上看两个数据流同时流入两片Flash中，相当于数据总线增加了一倍，实现数据存储速率能够达到单片Flash存储速率的两倍，即有效数据存储率为59.7MB/s，大于有效数据的传输速率59MB/s，能够保证对每路数据源的可靠存储。3.2存储模块逻辑设计6LVDS数据流可以直接按字节方式分离并存储，该方式虽然可以降低FPGA内部资源的消耗，但是加大了对存储数据恢复的复杂程度，并其中一路存储时出现丢数，容易影响到另一路数据的存储，造成数据结构的紊乱，导致存储数据无法恢复。因此采用

6、FPGA内部双口RAM资源，实现8Kbyte数据的缓冲，之后增加两个4K双口RAM，构成了二级缓冲。对于单路的I/P/Q信号，数据在60M的时钟下写入一级缓冲（8K）中，当判断写入数据大于7106后，以60M的速率连续读取4096个数据给二级缓冲A，同时控制Flash（A）模块对二级缓冲A中的数据进行判断，当写入数据大于10个后，以30M的速率连续读取4096个并写入Flash（A）中；当再次判断一级缓冲（8K）中读写地址差值大于7106后，同样以60M的速率连续读取4096个数据，并写入二级缓冲B，当控制Flash（B）模块判断二级缓冲B中数据大于10个后，同样以3

7、0M的速率读取4096个后写满Flash（B）中的一页。上述操作交替进行，实现LVDS数据流中的有效数据轮流有序地存入两片Flash中。存储模块内部实现两级缓冲的逻辑原理框图见图：4.系统可靠性设计记录仪的正常工作离不开其可靠性设计。若电路设计的不合理，记录仪的工作性能得不到保障，严重时会损坏设备，可见电路的可靠性设计[4]是记录仪正常运行的首要保障。4.1降低存储模块功耗的可靠性设计6存储模块的供电经过电源芯片进行电压转换，给存储模块内部芯片供电。在未灌封之前进行多次常温测试发现，工作时电源芯片和XC3S200表面温度较高，而且由于对记录仪小体积的