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1、电子设计自动化课程实验报告学号：姓名:图尔荪。依明班级：电气0804任课老师：李景新第二次实验报告组合电路设计（一）课题：设计一个四位全加器，进位输出是快速进位位一、实验内容设计一个四位的全加器，进位输出是快速进位位；二、实验设计及过程（1）设计思路快速进位加法器，也就是超前进位加法器，其原理简单地说就是使各位的进位直接由加数和被加数来决定，即有如下逻辑表达式：而不需要依赖低位进位。逻辑表达式解释：当第i位被加数Ai和加数Bi均为1时，有，由“或”的原理可知，不论低位运算结果如何，本位必然有进位输出（）。当Ai和Bi中只有一个为1时，有且，因此。所以，四
2、位二进制全加器的“和”与“进位”相结合，可得到表达式：从而构成快速进位加法器。（1）流程图（1）程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;ENTITYquanjiaqiISPORT(A0,A1,A2,A3,B0,B1,B2,B3,Ci:INSTD_LOGIC;S0,S1,S2,S3,Co:OUTSTD_LOGIC);ENDquanjiaqi;ARCHITECTUREbethOFquanjiaqiISBEGINPROCESS(A0,A1,A2,A3,B0,B1,
3、B2,B3,Ci)VARIABLEU0,U1,U2:STD_LOGIC;BEGINS0<=(A0xorB0)xorCi;U0:=(A0ANDB0)OR((A0ORB0)ANDCi);S1<=(A1xorB1)xorU0;U1:=(A1ANDB1)OR((A1ORB1)ANDA0andB0)or((A1orB1)and(A0orB0)andCi);S2<=(A2xorB2)xorU1;U2:=(A2andB2)or((A2orB2)andA1andB1)or((A2orB2)and(A1orB1)andA0andB0)or((A2orB2)and(A1or
4、B1)and(A0orB0)andCi);S3<=(A3xorB3)xorU2;Co<=((A3xorB3)and(A2xorB2)and(A1xorB1)and(A0xorB0)andCi)or((A3xorB3)and(A2xorB2)and(A1xorB1)andA0andB0)or((A3xorB3)and(A2xorB2)andA1andB1)or((A3xorB3)andA2andB2)or(A3andB3);ENDPROCESS;ENDbeth;（1）仿真波形波形解释：1、0——10ns：1+1+1=3；2、10——20ns：6+10=16
5、；3、20——30ns：1+10+5=16；4、30——40ns：1+15+15=31.（注：Ci是借位位，Co是进位位，A与B是加数，S为和）由此可知，该仿真波形说明设计的正确性。一、实验收获本实验为简单逻辑组合电路，全加器设计，使用了最简单“xor”和“and”语句，初步了解了VHDL语言的使用和quarters软件的编程环境，为之后的学习打下很好的基础。另外，对全加器中的快速进位有了深刻的了解，程序较逐步进位复杂难想，但可以使得程序执行起来快速，减少时间的损耗。四，试验中遇到的问题及解决步骤1、找不到合适的编写方式实现快速进位在数电课本上找到了全加
6、器的资料，并且找到了合适的公式。2、建立文件编写完之后无法申报文件。应该把文件名与汇编语言中定义的名字一样。组合电路设计（二）课题：用IF语句和CASE语句设计一个4-16译码器一·实验目的及内容1、熟悉4-16译码器的原理2、熟悉VHDL语言的编程逻辑的构建。3、掌握VHDL语言的基本结构及使用方法。二·实验设计思路1、使能端为E；当E=1时芯片开始工作.否者输出为11111。2、当输入端口abcd为：0000时输出q=111100001时输出q=111010010时输出q=110110011时输出q=101110100时输出q=011110101时输
7、出q=111110110时输出q=111110111时输出q=111111000时输出q=111111001时输出q=111111010时输出q=111111011时输出q=111111100时输出q=111111101时输出q=11111110时输出q=11111111时输出q=1111高阻或无输出时输出q=xxxxxxxxxxxxxxxx三、流程图YN….….四、源程序：libraryieee;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYlshISPORT(a,b,c
8、,d,E:INSTD_LOGIC;q:OUTSTD_LOGIC_VECTOR(1
