第三章存储系统ppt课件.ppt

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1、3.4.2多模块交叉存储器1.存储器的模块化组织一个由若干模块组成的主存储器是线性编址。地址在各模块安排方式有两种方式：顺序方式和交叉方式。在常规主存储器设计中，访问地址采用顺序方式，图3.17(a)所示。1设存储器容量为32字，分M0-M3四个模块，每个模块存储8个字。访问地址按顺序分配给一个模块后,接着又按顺序为下一个模块分配访问地址.存储器的32个字可由5位地址寄存器指示，高2位选择4个模块中的一个，低3位选择每个模块中的8个字。在顺序方式中某个模块进行存取时，其他模块不工作。而某一模块出现故障时，其他模块可以

2、照常工作，另外通过增添模块来扩充存储器容量也比较方便。缺点:是各模块一个接一个串行工作，因此存储器的带宽受到了限制。2图3.17(b)表示采用交叉方式寻址的存储器模块化组织示意图。存储器容量也是32个字，也分成4个模块，每个模块8个字。但地址的分配方法与顺序方式不同：将4个线性地址0,1,2,3依次分给M0,M1,M2,M3模块，再将线性地址4,5,6,7依次分配给M0,M1,M2,M3……直到全部线性地址分配完毕为止。当存储器寻址时，用地址寄存器的低2位选择4个模块中的一个，用高3位选择模块中的8个字。3用地址码的

3、低位字段经过译码选择不同的模块,高位字段指向相应模块内的存储字.连续地址分布在相邻的不同模块内,同一个模块内的地址都是不连续。对连续字的成块传送,交叉方式的存储器可以实现多模块流水式并行存取,大大提高存储器的带宽。CPU的速度比主存快，同时从主存取出n条指令,必然会提高机器的运行速度。42.多模块交叉存储器的基本结构图3.18示出了四模块交叉存储器结构框图。主存被分成4个相互独立、容量相同的模块M0,M1,M2,M3，每个模块都有自己的读写控制电路、地址寄存器和数据寄存器，各自以等同的方式与CPU传送信息.如果程序段

4、或数据块都是连续地在主存中存取，将大大提高主存的访问速度。5CPU同时访问四个模块，由存储器控制部件控制它们分时使用数据总线进行信息传递。对每一个存储模块来说，从CPU给出访存命令直到信息仍然使用了一个存取周期时间，而对CPU来说，它可以在一个存取周期内连续访问四个模块。各模块的读写过程将重叠进行，多模块交叉存储器是一种并行存储器结构。6下面作定量分析。设模块字长等于数据总线宽度，设模块存取一个字的存储周期为T，总线传送周期为r，存储器的交叉模块数为m，为了实现流水线方式存取应当满足：T=mr成块传送可按r间隔流水方

5、式进行,也就是每经r时间延迟后启动下一个模块。图3.31示出了m=4的流水线方式存取示意图。7m=T/r称为交叉存取度。交叉存储器要求其模块数必须大于或等于m以保证启动某模块后经mr时间再次启动该模块时，它的上次存取操作已经完成。连续读取m个字所需的时间为:t1=T+(m-1)r顺序方式存储器连续读取m个字所需时间为t2=mT从以定量分析可知，由于t1

6、为64位，总线传送周期r=50ns问顺序存储器的交叉存储器的带宽各是多少？解：顺序存储器和交叉存储器连续读出m=4个字的信息总量都是：q=64位×4＝256位顺序存储器和交叉存储器连续读出4个字所需的时间分别是：t2=mT=4×200ns=800ns=8×10-7st1=T+(m-1)r=200ns+3×50ns=350ns=3.5×10-7s顺序存储器和交叉存储器的带宽分别是：W2=q/t2=256/(8×10-7)=32×10-7[位/s]W1=q/t1=256/(3.5×10-7)=73×10-7[位/s]93

7、.二模块交叉存储器举例下图，每个模块的容量为256K×32位，有8片256K×4位的DRAM芯片组成。存储器的总容量为2MB（512K×32位）.数据总线宽度为32位,地址总线宽度为24位。10DRAM存储器有读周期、写周期和刷新周期.存储器读/写周期时,在行选信号RAS有效下输入行地址，在列选通信号CAS有效下输入列地址，于是芯片中行列矩阵中的某一位组被选中。如果是读周期，此位组内容被读出；如果是写周期，将总线上数据写入此位组。刷新周期是在RAS有效下输入刷新地址，此地址指示的一行所有存储元全部被再生。刷新周期比读

8、/写周期有高的优行权，当对同一行进行读/写与刷新操作时，存储控制器对读/写请求予以暂存，延迟此行刷新结束后再进行。1124位的存储器物理地址指定的系统主存总容量可达16MB，按“存储体－块－字”进行寻址。其中高3位用于存储体选择，全系统有8个2MB存储体A20－A3的18位地址用于模块中256K个存储字的选择。读/写周期时，它们分为行、列地址两