电子设计自动化技术ppt课件.ppt

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1、第3章Altera公司的CPLD/FPGA介绍1.3.1Altera公司的器件系列一、Altera的CPLDMAX系列：在MAX3000A、MAX7000S/AE/B等CPLD器件中，基本构造块称为宏单元（Macrocell），宏单元由可编程的“与阵”和固定的“或阵”构成。MAX（2.5V,1.8V）逻辑单元（LE）等效宏单元（Macrocell）内置Flash大小（bit）最大用户IO管脚到管脚延时（ns）EPM2402401928192804.5EPM57057044081921605.5EPM1270127098

2、081922126.0EPM22102210170081922726.5MAXII器件：传统的CPLD完全不同，摒弃了传统的宏单元体系，采用查找表（LUT）体系和行列布线，无需外部配置。成本降低一半，功耗只有其十分之一。2.二、Altera的FPGA1.FLEX系列：10K、10A、10KE2.ACEX1K系列：基于查找表结构的低成本FPGA，集成度在3万到几十万门之间3.APEX系列：20K、20KE3万门到150万门，多核结构设计的FPGA4.Cyclone系列：Cyclone、CycloneII全铜、1.2V/1

3、.5V、90nm/130nm的SRAM工艺，成本低，容量高，速度快5.Stratix系列:Stratix、StratixII大容量存储资源，三种嵌入式存储模块类型适应设计的需求多种DSP模块使stratix器件具备大数据量的数字信号处理能力支持多种I/O标准和高速接口采用嵌入式锁相环（PLL）管理片内和片外时钟，具备时钟管理功能Nios嵌入式处理器器件配置和远程系统升级3.三、宏功能块及IP核为了支持SOPC的实现，Altera提供了性能优良的宏模块、IP核以及系统集成等完整的解决方案，减少了设计风险，缩短开发周期，提

4、高所设计系统的总体性能。IP模块的两种开发方式：AMPP（AlteraMegafunctionPartnerProgram），是ALtera宏功能模块、IP核开发伙伴组织，提供基于Altera器件的优化的宏功能模块、IP内核。MegaCore，是Altera自行开发完成的，包括数字信号处理、图像处理、通信、接口、处理器等种类的IP核，QuartusII、MAX+plusII软件提供对宏功能模块进行编译和仿真，测试其性能。4.3.5CYCLONEII器件介绍3.5.1CycloneII器件的主要特性和基本结构5.Cycl

5、oneII器件的基本结构6.3.3.2CycloneII器件的主要资源介绍逻辑阵列块MultiTrack互连全局时钟网络和锁相环嵌入式存储器嵌入式乘法器IOE7.1.LE(LogicElement)4输入查找表相当于4输入的函数发生器，能够实现4变量输入的所有逻辑。一个可编程寄存器。一个进位链连接。一个寄存器链连接。能够驱动所有的可能的互连，包括本地互连、列间、行间、寄存器链及直接互连。支持寄存器打包。支持寄存器反馈。8.逻辑单元的结构9.通用模式10.计算模式11.2.LAB(LogicArrayBlocks)每个L

6、AB包括16个LE、LAB控制信号（清除、时钟、时钟使能、复位等）、LE进位链、寄存器进位链及LAB本地互连。12.LAB互连示意图13.LAB控制信号示意图14.3.MultiTrack互连行互连15.列互连16.4.全局时钟网络及锁相环17.18.时钟控制块19.全局时钟网络20.PLL的结构21.5.嵌入式存储器M4KRAM的特性128x32256x162kx24Kx122.23.6.嵌入式乘法器24.7.I/O单元25.