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时间:2020-09-19
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1、EDA与数字系统设计教材:EDA与数字系统设计李国丽朱维勇何剑春主编几点注意:1、遵守实验室纪律,保持实验室环境,注意电脑病毒。每次实验开始前先签到,完成后汇报实验结果,结束后必须整理实验台。2、原则上不允许互借器件,尤其不要用U盘互拷文件。所有工程文件夹建立在桌面上,不要乱翻硬盘里其他文件夹,可能激活残留的病毒。3、及时备份,不要随意覆盖存档。4、每天及时总结整理报告文档。课程时间安排进度(AM:08:30-11:30PM:14:00-17:00)课程内容实践内容Ⅰ0819AMFPGA简介;建立工程的方法;逻辑门/
2、译码器模块;(1、建立/命名/保存;2、分配引脚/时序图仿真;3、下载/调试;)Ⅱ0819PM模块封装/调用;十六进制/任意进制计数器;(1、74160/74161/7490芯片方案;2、D触发器方案;)Ⅲ0820AMVHDL简介;二十四进制、六十进制计数器模块(VHDL方案);Ⅳ0820PM数字钟设计;校时模块;Ⅴ0821AM闹钟模块;Ⅵ0821PM系统联调、精简;Ⅶ0822AM课程设计报告;FPGAFPGA(Field-ProgrammableGateArray),即现场可编程门阵列,它是在PAL、GAL、CPL
3、D等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的,既解决了定制电路的不足,又克服了原有可编程器件门电路数有限的缺点。ⅠQuartusⅡ上手新建一个工程;创建文件;编译工程;分配引脚;时序仿真;下载调试;File->NewProjectWizard第一个空格里填工程文件夹保存地址,地址不支持包含中文;第二个空格填上工程的名称(注意:与“模块名”区分),不支持中文,且前三个字符不允许数字;第三个空格默认与第二个空格一致;Next是否有已建立文件需要导入。没有直接下一步
4、。Next选择FPGA的芯片型号。必须与实际使用的FPGA芯片型号一致,否则无法进行引脚分配。具体芯片型号刻蚀在芯片正面。系列引脚数ⅠQuartusⅡ上手新建一个工程;创建文件;编译工程;分配引脚;时序仿真;下载调试;File->New->BlockDiagram/SchematicFile该文件格式是大家熟悉的电原理图形式。对于熟悉硬件描述语言的高级研发人员,多选择AHDL、VerilogHDL或VHDL格式。加入模块在绘图区双击鼠标左键,即弹出添加符号元件的窗口:Logic:基本逻辑器件,如TTL门电路、芯片pi
5、n:引脚,输入输出等快速调用:按元件名搜索,如输入“Vcc”、“7490”,快速调用电源。加入一个输入引脚,一个非门,一个输出引脚:给输入输出引脚命名双击输入引脚原理图的图标,弹出属性框,如将上面输入命名为“in”。给引脚命名将方便后面的操作。另外还有一个好处:在系统中,两个引脚只要名称相同,即认为它们是相连的。因此在电路器件较多连线交错的情况下,采用这种“虚连”的方法,可以大大降低工作量和错误率,也使得电路更简洁清爽。ld[1..4]:这是一种“总线”名,表示“ld1/ld2/ld3/ld4这四根线”。ⅠQuart
6、usⅡ上手新建一个工程;创建文件;编译工程;分配引脚;时序仿真;下载调试;Processing->StartCompilation,或者:ⅠQuartusⅡ上手新建一个工程;创建文件;编译工程;分配引脚;时序仿真;下载调试;Assignments->Pins,或者:注意,许多引脚的功能相对受限,比如并不是所有引脚都可以作为CLK输入端,推荐做CLK端的引脚也尽量不要用作I/O。ⅠQuartusⅡ上手新建一个工程;创建文件;编译工程;分配引脚;时序仿真;下载调试;如果没有硬件,可以建立一个时序仿真来检验工程的效果。这不
7、是一个必须的过程,但在Debug的时候非常有用。File->New->VectorWaveFile,如下图所示:可以对工程中所有引脚逻辑进行仿真,也可仅对其中部分引脚进行仿真,但选择的部分引脚必须满足所仿输出引脚的逻辑充分性。Name区双击鼠标,弹出要加入的引脚对话框点击“NodeFilder…”选择“Pin:all”,然后单击“List”按钮选择需要仿真的逻辑引脚,点击“>”加入在加给定信号之前,先设置仿真时间。Edit->EndTime,在该窗口中设置仿真的时间长短。仿真时间未必一定与实际时间一致。比如测试一个6
8、0进制计数器,可以将CLK信号设置成1000Hz,这样仿真时间只需要60ms就足够了。接下来就是给要仿真的输入引脚加给定信号。注意若输出引脚也加入给定信号的话,仿真就失去意义了。输入波形最常用的就是“时钟信号”和“高/低电平”三种。输出波形给定高/低电平,只需要拖选时间轴上特定区域,点击“激励源”上需要的信号就可以了。对于时钟信号则需要设置“起
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