哈工大接口技术课件 .ppt

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1、第二章微型机系统与内部接口史先俊计算机硬件教研室要点微型机接口系统构成CPU内部结构与工作原理CPU引脚信号与工作模式CPU对接口的操作时序和总线周期8086的存储器和IO组织X86接口系统架构及其发展一、微型机接口系统构成总线（原理课已讲）总线定义，意义，实际上由多种总线结构：单、双、三、多数据总线：双向宽度内容：数据、状态、控制信息、命令地址总线：单向位数--〉内存容量控制总线：CPU发出的读、写、中断相应信号等接口发给CPU：时钟信号、中断请求、DMA请求、准备就绪等接口与外设间的信号数据信号，地址信号、控

2、制信号不像CPU与接口那么统一规范。根据接口和外设类型不同而不同PC/XT系统主板结构框图486/586系统主板结构框图二、CPU内部结构与工作原理两级流水结构；总线分时复用；存储空间分段管理；指令集丰富；寄存器组丰富。1.内部结构图2.BIU与EU各自组成、各自功能、并行工作过程BIU：CPU与外部(mI/O)接口提供总线信号完成所有总线操作功能：地址形成(逻辑→物理地址)取指令(CS:IP)、指令排队读/写操作数总线控制容量：k-mEU：负责全部指令的译码和执行向BIU提供数据和地址管理寄存器及标志386的组

3、成和工作原理3.内部寄存器通用寄存器的特殊用途和隐含性质程序状态字（PSW）三、CPU引脚信号与工作模式8086的引脚信号（四类引脚）地址总线:20位地址线数据总线:16位数据线控制总线:读/写/...其他:电源/时钟/...数据/地址引脚AD15~AD0数据/地址复用,地址需锁存(T1,ALE)20位内存地址的低16位16位I/O地址A19~A16/S6~S3地址/状态20位内存地址的高4位/运行状态控制总线BHE/S7高8位数据允许/状态MN/MX最小/最大模式RD读选通WR写选通ALE地址锁存允许DEN数据

4、允许DT/R数据发送/接收READY准备就绪INTR可屏蔽中断请求INTA中断响应NMI不可屏蔽中断请求RESET复位,FFFF0H开始HOLD总线保持请求HLDA总线保持响应CLK时钟VCC,GND+5V,信号地8088与8086的差异8088外部8位数据总线4字节指令队列IO/M准十六位CPU8086外部16位数据总线6字节指令队列M/IO十六位CPU8086的工作模式小模式：在最小(MN)方式情况下，CPU用于构成一个小型的单个处理机的系统，CPU本身必须提供全部的控制信号；大模式：通过Intel8288总

5、线控制器而不是直接由CPU来提供控制信号，构成一个多处理机系统。来源：在复杂应用中，控制信号的驱动能力和控制功能不足区别：输入引脚MN／MX-，有一部分引脚(即引脚24～31)的功能也被重新定义，以满足多处理机系统的需要小模式（各部件与信号）地址锁存8282双向数据总线收发器82861:→0:←大模式（各部件与信号）8288的命令输出8086的总线周期8288的输出命令000中断响应001读I/O端口010写I/O端口011暂停100取指101读存储器(数据)110写存储器111无效(无总线周期)//CPU操

6、作类型·系统的复位和启动操作；·暂停操作；·总线操作；·中断操作；·最小方式下的总线保持；·最大方式下的总线请求／允许。系统的复位和启动操作RESET引脚起码维持4个时钟周期的高电平，如果是初次加电引起的复位，则要求维持不小于50us的高电平。四、CPU对接口操作时序和总线周期总线周期时钟周期、指令周期、机器周期（总线周期）的关系在CPU通过总线对存储器读或写，对I／O端口进行读或写的时间。一个最基本的总线周期由4个时钟周期组成，也称为4个状态，即T1状态、T2状态、T3状态和T4状态。空闲周期中可以包含1或多

7、个时钟周期。这期间，在总线高4位上，CPU仍然驱动前一个总线周期的状态信息。而且，如果前一个总线周期为写，CPU会在总线低16位上继续驱动数据信息；如果前一个为读周期，则总线低16位处于高阻状态。(1)在T1状态，CPU往多路复用总线上发出地址信息，以指出要寻址的存储单元或外设端口的地址。(2)在T2状态，CPU从总线上撤消地址，而使总线的低16位置成高阻状态，为传输数据作准备。总线的最高4位(A19～A16)用来输出本总线周期的状态信息。这些状态信息用来表示中断允许状态、当前正在使用的段寄存器名等。读总线周期：

8、A/D总线为接收数据做准备。改变线路的方向。写总线周期：A/D总线上形成待写的数据，且保持到总线周期的结束(T4)。(3)在T3状态，多路总线的高4位继续提供状态信息，而多路总线的低16位(8088则为低8位)上出现由CPU写出的数据或者CPU从存储器或端口读入的数据。(4)在被写入数据或者被读取数据的外设或存储器不能及时地配合CPU传送数据情况下，外设或存储器应通过"R