2016年TI杯大学生电子设计竞赛题F位同步时钟提取电路.docx

《2016年TI杯大学生电子设计竞赛题F位同步时钟提取电路.docx》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。

1、2016年TI杯大学生电子设计竞赛F题：位同步时钟提取电路1.任务111111111111111111111111111111111111111111111111111111111111111111111111111111111111111111111111111111111111111111111111111。设计并制作一个从二进制基带信号中提取位同步时钟的电路，并能测定和显示提取出的位同步时钟频率，设计制作的电路组成框图如图1所示。图1设计制作的电路组成框图（TTL电平）二阶有源低通滤波与衰减器基带信号产

2、生电路外输入ck信号位同步时钟提取电路位同步时钟频率数显A位同步时钟输出Bm序列发生器2．要求（1）设计制作“基带信号产生电路”，用来模拟二进制数字通信系统接收端中被抽样判决的非逻（15分）①m序列发生器的反馈特征多项式（本原多项式）为，其序列输出信号及外输入ck信号均为TTL电平。②设计制作3dB截止频率为300kHz的无限增益多路负反馈二阶有源低通滤波器，对m序列输出信号进行滤波，并衰减为峰-峰值0.1V的基带模拟信号，允许误差10%的（A信号）。（2）当m序列发生器外输入ck信号频率为200kHz时，设

3、计制作可从A信号中提取出位同步时钟（B信号）的电路，并数字显示同步时钟的频率。（30分）（3）改进位同步时钟提取电路，当m序列发生器外输入ck信号频率在200kHz~240kHz之间变化时，能从A信号中自适应提取位同步时钟，并数字显示同步时钟的频率。（30分）（4）降低位同步时钟（B信号）的脉冲相位抖动量，要求≤1个位同步时钟周期的10%。（15分）（5）其他。（10分）（6）设计报告。要求见下页（20分）项目主要内容满分方案论证比较与选择，方案描述3理论分析与计算系统相关参数设计5电路与程序设计系统组成，原

4、理框图与各部分的电路图，系统软件与流程图5测试方案与测试结果测试结果完整性，测试结果分析5设计报告结构及规范性摘要，正文结构规范，图表的完整与准确性。2总分203．说明（1）位同步是数字同步传输的基础同步技术，是指接收端提取的位同步时钟与发送端位时钟在频率上严格相等、相位差固定的信号同步状态。接收端位时钟需从收到的基带数据序列中提取，并将作为接收端的抽样判决脉冲及进一步实现其他同步使用。数字通信系统中的“位”指的是最基本的码元，发送端位时钟（题目中m序列发生器外输入时钟ck）是数据序列的码元时钟。（2）要求“

5、基带信号产生电路”必须制成单独的电路板，只能用两条输出信号线（A信号线、地线）与位同步时钟提取电路部分连接。（3）无限增益多路负反馈二阶有源低通滤波器类型（如切比雪夫型或巴特沃斯型）不限。