实验报告的撰写格式及样本.doc

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1、libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityCNT16isport(CLK,RST,EN:instd_logic;CQ:OUTstd_logic_vector(3downto0);COUT:OUTstd_logic);endCNT16;architecturebehavofCNT16isbeginprocess(CLK,RST,EN)VARIABLECQI:std_logic_vector(3downto0);beginifRST='1'thenCQI:=(others=>'0');

2、elsifCLK'eventandCLK='1'thenifEN='1'thenifCQI<15THENCQI:=CQI+1;elseCQI:=(others=>'0');endif;endif;endif;ifCQI=15THENCOUT<='1';elseCOUT<='0';endif;CQ<=CQI;endprocess;endarchitecturebehav;实验报告的格式：实　验　名　称一、实验目的二、实验内容三、实验条件（1）、开发软件　Max+PlusII　或者　QuartusII（2）、实验设备GW-48系列EDA实验开发系统（3）、所用芯片　Altera公司ACEX1K

3、系列的EP1K30TC144-3芯片四、实验设计（1）、系统的原理框图（2）、原理图/VHDL源程序（3）、波形及仿真文件（4）、管脚锁定文件（管脚锁定情况，在rpt文件里可以看到）五、实验结果及总结（1）、系统仿真情况（2）、硬件验证情况（3）、实验过程中出现的问题及解决的办法注意：统一用五号宋体，行间距为1.5倍。实验报告样本：姓名：　李某某　　学号：　　06005　　数字频率计设计实验一、实验目的1.熟悉Max＋PlusⅡ和GW-48型EDA开发系统的使用2.掌握具有一定复杂程度的综合电路设计二、实验内容设计并调试好4位十进制数字频率计，并用EDA实验开发系统进行硬件验证。三、实验条

4、件（1）、开发软件　Max+PlusII　或者　QuartusII（2）、实验设备GW-48系列EDA实验开发系统（3）、所用芯片　Altera公司ACEX1K系列的EP1K30TC144-3芯片四、　实验设计（1）、系统的原理框图图1　系统的总原理框图（2）、VHDL源程序及时序仿真文件一：TEST_CTL.VHD测频控制信号发生器：产生1S脉宽的周期信号和锁存、清零信号---------------------------------------------------------------------------LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.

5、ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYTEST_CTLISPORT(CLK:INSTD_LOGIC;--1hZ的输入时钟TEST_EN:OUTSTD_LOGIC;--计数时钟使能，脉宽为1SLOAD:OUTSTD_LOGIC;--锁存信号CLR_CNT:OUTSTD_LOGIC);--清零信号ENDTEST_CTL;…………ELSECLR_CNT<='0';ENDIF;ENDPROCESS;TEST_EN<=DIV2_CLK;LOAD<=NOTDIV2_CLK;ENDa;--------------------------------------

6、-----------------------------------图2　TEST_CTL.VHD的时序仿真波形图文件二：CNT10.VHD--带有时钟使能异步清零的十进制计数器-------------------------------------------------------------------------LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYISPORT(CLK:INSTD_LOGIC;--计数时钟信号…………ENDa;--------------------------------------------------

7、------------------图3　cnt10.vhd的时序仿真波形图文件三：REG16.VHD--16位锁存器，好处：显示的数据稳定，不会由于周期性的清零信号而不断的闪烁。------------------------------------------------------------------LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYREG16ISPORT