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时间:2020-10-29
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1、目录摘要:2二、关键词:2三、引言2三、设计要求:2四、技术指标:2五、设计思想:3六、工作原理3七、设计方案4八、设计各个模块及设计结果41、分频器模块:42、计数器count:53、秒模块:54、分模块:65、小时模块:76、日模块:87、月模块:108、年模块:109、分调节模块:1110、时调节模块:1211、日调节模块:1212、月调节模块:1313、年调节模块:1414、闹钟模块:1415、新历转农历模块:1616、闰年提醒模块:1617、顶层模块管脚图、波形及网表图17九、论文结论:18十、参考
2、文献18十一、附录18一、摘要:本设计采用层次化设计方法,自顶向下进行设计。设计中根据系统的功能要求合理划分层次,进行分级设计和仿真验证,将较为复杂的数字系统逻辑简化为基本的模型从而降低实现的难度。突出了其作为硬件描述语言的良好的可读性、可移植性和易理解等优点,VHDL作为一种硬件描述语言,可用于数字电路与系统的描述、模拟和自动设计与仿真等,是当今电子设计自动化的核心技术.本文设计了一个数字时钟电路,给出了设计该数字系统的流程和方法,并通过ModelSimSE6.1完成综合、仿真。二、关键词:Modelsim
3、VHDL硬件描述语言设计数字钟三、引言当今,以行为设计为主要标志的新一代数字系统设计理论已形成并得到发展。在集成电路的数字系统的系统级设计中,VHDL硬件描述语言构造的描述模型优化设计,有利于高效利用设计空间,实现设计结构的精确分析,使芯片资源得以充分利用,也是一种用形式化方法来描述数字电路和系统的语言,在大规模数字系统的设计中,它将逐步取代传统的逻辑状态表和逻辑电路图等硬件描述方法,而成为主要的硬件描述工具。本文应用具有强大的电路描述和建模能力的VHDL语言进行电子钟系统设计,为以后深入学习和应用电子系统现
4、代设计方法打好基础,并具有工程实用性。其代码具有良好的可读性和易理解性,源程序ModelSimSE6.1软件完成综合、仿真集成电路制造技术的快速发展,一方面促进了相应设计技术的发展,另一方面也对设计技术提出了更高的要求。三、设计要求:1、采用自顶向下的设计思想;2、使用本学期学习的设计语言VHDL和集成电路设计软件实现;四、技术指标:1、设计数字电子钟的基本功能有:年、月、日、时、分、秒,其中,月日为阳历显示,时为24小时制显示;可随时进行时间校对;2、闰年提醒、支持闹铃功能3、阳历转阴历与阴历显示五、设计思
5、想:本次电子钟的设计是实现显示年月日时的功能,且能随时进行时间校对和支持闹铃功能,并且可以进行闰年提醒、阳历转阴历与阴历显示。思想:首先设计时间从00开始,因为时钟计数,设计1hz的时钟信号,方便时钟计数,再添加信号来改变时间,和改变闹钟、周、月、日。设置完毕后,通过按这信号回到修改后的状态。最后,日期,时钟,闹钟设置完毕后,将在电子钟系统的总模块输出端口显示这些信息。除了公历日期,时钟,闹钟。还包括电子钟当前的模式,阳历转阴历与阴历显示。六、工作原理1、分频器:用分频器将100HZ分频至1HZ,1HZ时钟就
6、是电子钟系统的时钟输入源。2、计数器:采用2进制至10进制计数提供电子钟系统的年,月,日,十,分,秒的正确计数3、秒:当秒十位计数器计数到5且秒个位计数器计数到9的时候。秒的总进位信号将输出‘1’信号。否则输出‘0’信号。启动分的计数4、分:当分钟计数到59分且秒计数到59时,分进位将输出逻辑‘1’信号,以启动小时的计数器开始运行。5、时:计数到23小时59分59秒时。进位carry_day输出逻辑‘1’以启动日期进行计时。6、日:日个位的计数有分1,8,9.程序中将由日期设置完毕送过来的信号用与的方式将1,
7、3,5,7,8,10,12月筛选出来产生计数器1~31计数。同理4,6,9,11产生计数器1~30.而单独提取2月份的。7、月:当月份个位计数到9就想月的十位进位。而月计数到12时则想向年的个位进位。8、年:年的计数范围为00—99.计数方法同上。9、调节时间模块:这里利用加减计数器来调节时间,但这里不对秒调节,利用时能端来调节,调节分、时、月、年,程序由顶层模块控制,10、时钟:跟时间调节模块差不多,利用分、时、日期、星期使能信号有效时从分的个位开始设定11、闰年提醒:是闰年的话给输出信号一个高电平。七、设
8、计方案电子钟系统1、由图4.1知,系统划分了五个模块,划分的这六个模块,每个模块都包含若干个组件,因此首先建立一个程序包把所有的组件包含在一起,以便于主程序模块的调用,然后再对每个组分计日闹阳件进行编程设计。频时期钟历器和和设转和时日置阴计间期模历数设设块与器置置阴模模模历块块块显示图4.1系统结构框图八、设计各个模块及设计结果1、分频器模块:if(rising_edge(clk_100Hz))th
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