算术逻辑设计ppt课件.ppt

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1、2.加法器设计17.09.20211算术逻辑部件设计2.1半加器2.2全加器2.3串行加法器2.4超前加法器2.5并行加法器2.6加法的溢出处理17.09.20212算术逻辑部件设计2.1半加器加法器有全加器和半加器之分，全加器以可用两个半加器构成，所以先以半加器为例来说明。二进制输入和输出进位输出basco0011010101100001半加器acosb半加器真值表逻辑表达式：s=a^b;co=a&b;17.09.20213算术逻辑部件设计半加器的逻辑实现17.09.20214算术逻辑部件设计2.2全加器ABCiDC

2、o0000000110010100110110010101011100111111全加器真值表考虑一位全加器。真值表如右图所示，D、Co逻辑表达式为：D=A@B@CiCo=A&B#A&Ci#B&Ci;=A&B#(A#B)&Ci;一位全加器又称“保留进位加法器”。因其简单，是研究其它高性能、高速加法器的基础。也因其简单、快速，是构成其它高速处理部件的基本元件。17.09.20215算术逻辑部件设计半加器acosb半加器acosbABCiD或门Co全加器逻辑结构17.09.20216算术逻辑部件设计串行加法器以四位加法器

3、来说明。四位加法器可以采用四个一位全加器级连成串行进位加法器，如下图所示：CSACiDCoABCSACiDCoABCSACiDCoABCSACiDCoABA3B3A2B2A1B1A0B0C3C2C1C0D3D1D0D217.09.20217算术逻辑部件设计由上图可得，高位运算必须等低位进位来到后才能进行。因此，它的延迟非常可观。高速运算肯定无法胜任。NOTICE：做ASIC设计必须考虑三个问题，面积、功耗和速度。对串行进位加法器研究可得：运算的延迟是由于进位的传播延迟造成的。基于此,必须减少进位的延迟。下面将讨论如何减

4、少进位延迟。17.09.20218算术逻辑部件设计超前进位加法器Co=A&B#(A#B)&Ci可以看出：若A、B均为1，则产生进位输出；若A、B存在1，则进位输出依赖于第位进位Ci。换种说法：若A、B均为1，则产生进位；若A、B存在1，则传输（低位）进位（Ci）；A、B、Ci在本位运算，产生本位值D，向高位进位Co.更一般的：Dn=An@Bn@Cn;Cn+1=An&Bn#(An#Bn)&Cn;令：Gn=An&Bn;Pn=An#Bn;则Cn+1=Gn#Pn&Cn;17.09.20219算术逻辑部件设计这样，就引入了进位产

5、生函数(G)、进位传输函数(P).其意义为：若Gn为1，必产生进位；若Pn为1，则向高位传输(低位)进位(Cn),可以认为进位越过本位直接向高位进位。下面将利用函数G和P来消除传播延迟。以4位超前进位链为例：C0=CiC1=G0#P0&C0=G0#P0&CiC2=G1#P1&C1=G1#P1&G0#P1&P0&CiC3=G2#P2&C2=G2#P2&G1#P2&P1&G0#P2&P1&P0&CiC4=G3#P3&C3=G3#P3&G2#P3&P2&G1#P3&P2&P1&G0#P3&P2&P1&P0&CiCo=C417

6、.09.202110算术逻辑部件设计进位逻辑结构图17.09.202111算术逻辑部件设计可见，进位传播的迭代关系消除，各进位彼此独立，显然进位传播不复存在。而总的延迟只有两级门，速度得到提高。D=A@B@C=((~A)&B#A&(~B))@C=((~A)&B#A&(~B)#(~A)&A#(~B)&B#A&(~A)&B&(~B))@C=((~A)&(A#B)#(~B)&(A#B)#A&B&(~A)&(~B))@C=(((~A)#(~B))&(A#B)#A&B&(~(A#B)))@C=((~(A&B))&(A#B)#A&

7、B&(~(A#B)))@C=(A&B)@(A#B)@C=G@P@CD=A@B@C=G@P@C=(A&B)@(A#B)@C；17.09.202112算术逻辑部件设计并行加法器超前加法器只是解决两个加数间进位传播延迟。如果要对多个的加数求和，那么又如何解决各个加数间延迟了。Example:a1+a2+a3+a4;第一步：a1+a2;第二步：(a1+a2)+a3;第三步：((a1+a2)+a3))+a4;要得到结果：须3级延迟。假设有N个加数，那么就有N-1级延迟。17.09.202113算术逻辑部件设计CLA：超前进位加法

8、器加数串行加法器17.09.202114算术逻辑部件设计“华莱士”树加法，延迟为三级超前进位加法器延迟，由于超前进位加法器延迟也比较大，速度也不高。(不能全部采用CLA）17.09.202115算术逻辑部件设计并行加法器也称阵列加法器，用于消除加数之间传播延迟，提高运算速度。在此，先介绍一下3-2压缩器和4-2压缩器17.09.2