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《基于DE2-115开发板的FPGA入门设计实验.pdf》由会员上传分享，免费在线阅读，更多相关内容在行业资料-天天文库。
1、.基于DE2-115开发板的FPGA入门设计实验1、Lab1:4位加法器、减法器的设计1.1摘要在文件add_sub里面的工程文件operation_4.v为顶层文件，该顶层文件包含了三个子模块，分别为数码管显示模块，4位带进位的二进制加法器模块和4位带借位的二进制减法器模块，最后通过DE2-115开发板显示实验结果。1.2程序1）add_4bits.v加法器moduleadder_4bits(inputclk,inputrst_n,input[3:0]x,input[3:0]y,outputreg[3:0]sum,outputregcarry_out//溢出位);always@(pose
2、dgeclkornegedgerst_n)beginif(!rst_n);..{carry_out,sum}<=0;else{carry_out,sum}=x+y;endendmodule2）substractor_4bits.v减法器modulesubtractor_4bits(inputclk,inputrst_n,input[3:0]x,input[3:0]y,outputreg[3:0]sub,outputregborrow_out);always@(posedgeclkornegedgerst_n)beginif(!rst_n){borrow_out,sub}<=0;elsebe
3、gin;..if(x>=y){borrow_out,sub}={1'b0,x-y};else{borrow_out,sub}={1'b1,x-y};endendendmodule3)seg7_lut.v数码管显示译码模块moduleSeg7_lut(input[3:0]iDIG,outputreg[6:0]oSEG);always@(iDIG)begincase(iDIG)4'h1:oSEG=7'b1111001;//---t----4'h2:oSEG=7'b0100100;//
4、
5、4'h3:oSEG=7'b0110000;//ltrt4'h4:oSEG=7'b0011001;//
6、
7、4'
8、h5:oSEG=7'b0010010;//---m----4'h6:oSEG=7'b0000010;//
9、
10、;..4'h7:oSEG=7'b1111000;//lbrb4'h8:oSEG=7'b0000000;//
11、
12、4'h9:oSEG=7'b0011000;//---b----4'ha:oSEG=7'b0001000;4'hb:oSEG=7'b0000011;4'hc:oSEG=7'b1000110;4'hd:oSEG=7'b0100001;4'he:oSEG=7'b0000110;4'hf:oSEG=7'b0001110;4'h0:oSEG=7'b1000000;endcaseende
13、ndmodule1.3结果本设计通过VerilogHDL硬件描述语言。描述加法、减法算法，包括了进位以及借位，最终可以在实验板上观察结果，验证了算法的正确性。拨码开关SW[7:0]输入两位计算值，SW[17]为复位按键，如下图所示：该实验结果显示的是7+b=02，进位位在LEDG[0]显示，;..7-b=12,借位位在LEDR[0]显示。计算过程如下：;..2、Lab2:三位二进制乘法器的设计2.1摘要在文件mult_3bits里面的工程文件operation_4.v为顶层文件，该顶层文件包含了两个子模块，分别为数码管显示模块和三位二进制乘法器模块，最后通过DE2-115开发板显示实验结果
14、。2.2程序1）mult_3bits.v乘法器modulemult_3bits(input[2:0]x,input[2:0]y,output[5:0]mult_out);wire[2:0]temp0=y[0]?x:3'd0;wire[2:0]temp1=y[1]?x:3'd0;wire[2:0]temp2=y[2]?x:3'd0;assignmult_out=temp0+(temp1<<1)+(temp2<<2);endmodule2)seg7_lut.v文件与Lab1中的相同2.3结果本设计通过VerilogHDL硬件描述语言，通过移位以及;..加法，实现三位二进制乘法功能，最终可以在实
15、验板上观察结果，验证了算法的正确性。拨码开关SW[6:0]输入两位计算值，SW[17]为复位按键，如下图所示：;..3、Lab3:序列检测器的设计3.1摘要通过VerilogHDL硬件描述语言，按照要求，设计一个序列检测器，在检测到4’b1111序列后输出高电平标志位，反之输出低电平。电路在QuartusII中设计，最后通过波形图仿真和开发板得出实验结果。3.2程序sequence_detect.v序列检测器module
