EDA技术实用教程期末复习材料选择题库.doc

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1、1.将设计的系统或电路按照EDA开发软件要求的某种形式表示出来。并送入计算机的过程称为(A)：A:设计的输入B:设计的输出C:仿真D:综合2.一般把EDA技术发展分为（B）个阶段。A:2B:3C:4D:53.大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是__C___。A.CPLD即是现场可编程逻辑器件的英文简称；B.CPLD是基于查找表结构的可编程逻辑器件；C.早期的CPLD是从GAL的结构扩展而来；D.在Altera公司生产的器件中，FLEX10K系列属CPLD结构；4.综合

2、是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，__C是错误的。a)综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件；b)综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的；c)综合是纯软件的转换过程，与器件硬件结构无关；d)为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。5.IP核在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP；下列所描

3、述的IP核中，对于硬IP的正确描述为____B______。a)提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路；b)提供设计的最总产品----掩膜；c)以网表文件的形式提交用户，完成了综合的功能块；d)都不是。6.基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入→____B____→综合→适配→__________→编程下载→硬件测试。①功能仿真②时序仿真③逻辑综合④配置⑤引脚锁定A．③①B.①②C.④⑤D.④②7.下面对利用原理图输入设计方法进行数字电路系统设计，那一种说法是

4、不正确的__B__。A.原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计；B.原理图输入设计方法无法对电路进行功能描述；C.原理图输入设计方法一般是一种自底向上的设计方法；D.原理图输入设计方法也可进行层次化设计。8.在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，正确的是_A__。E.PROCESS为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动。F.敏感信号参数表中，应列出进程中使用的所有输入信号；G.进程由说明部分、结构体部分、和敏感信号参数表

5、三部分组成；H.当前进程中声明的变量也可用于其他进程。9.嵌套使用IF语句，其综合结果可实现_____I_。I.带优先级且条件相与的逻辑电路；J.条件相或的逻辑电路；K.三态控制电路；L.双向控制电路。10.电子系统设计优化，主要考虑提高资源利用率减少功耗----即面积优化，以及提高运行速度----即速度优化；指出下列那种方法不属于速度优化：_A_________。A.资源共享B.流水线设计C.寄存器配平D.关键路径法11.在一个VHDL设计中idata是一个信号，数据类型为integer，下面哪个赋值语句是不正确的___

6、__D__。M.idata<=16#20#;N.idata<=32;O.idata<=16#A#E1;P.idata<=B#1010#;12.下列EDA软件中，哪一不具有时序仿真功能：___D____。A.Max+PlusIIB.QuartusIIC.ModelSimD.Synplify13.IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为___A____。A.软IPB.固IPC.硬IPD.都不是14.综合是EDA设计流程的关键步骤，在下面对综

7、合的描述中，____D___是错误的。A综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；B综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件；C为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；D综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。15.大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是C____。AFPGA是基于乘积项结构的可编程逻辑

8、器件；BFPGA是全称为复杂可编程逻辑器件；C基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D在Altera公司生产的器件中，MAX7000系列属FPGA结构。16.进程中的变量赋值语句，其变量更新是__A_____。A立即完成；B按顺序完成；C在进程的最后完成；D都不对。17.VHDL语言