实验四8序列检测器的设计

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1、实验四序列检测器的设计一、实验目的1)了解序列检测器的工作原理2)熟悉MAX+plusII软件的基本使用方法3)熟悉EDA实验开发的基本使用方法4)学习VHDL程序中数据对象，数据类型，顺序语句，并行语句的综合使用二、实验内容设计一个序列检测器，当序列检测器连续收到一组串行的二进制码后，如果这组码与检测器中预先设置的码相同，则输出1，否则输出0。要求检测器必须记住前一次的正确码及正确序列，直到在连续的检测中所收到的每一位码都与预置数的对应码相同，在检测过程中，任何一位不相等都将回到初始状态重新开始检测。三、实验条件开发软件：MAX+pl

2、usII9.23Baseline硬件设备：装有windows7的pc机四、实验设计1)系统的原理框架图2)VHDL源程序chk.vhd源代码libraryieee;useieee.std_logic_1164.all;entitychkisport(din:instd_logic;clk,clr:instd_logic;d:instd_logic_vector(7downto0);ab:outstd_logic_vector(3downto0));endentitychk;architectureartofchkissignalq:in

3、tegerrange0to8;beginprocess(clk,clr)isbeginifclr='1'thenq<=0;elsifclk'eventandclk='1'thencaseqiswhen0=>ifdin=d(7)thenq<=1;elseq<=0;endif;when1=>ifdin=d(6)thenq<=2;elseq<=0;endif;when2=>ifdin=d(5)thenq<=3;elseq<=0;endif;when3=>ifdin=d(4)thenq<=4;elseq<=0;endif;when4=>ifdi

4、n=d(3)thenq<=5;elseq<=0;endif;when5=>ifdin=d(2)thenq<=6;elseq<=0;endif;when6=>ifdin=d(1)thenq<=7;elseq<=0;endif;when7=>ifdin=d(0)thenq<=8;elseq<=0;endif;whenothers=>q<=0;endcase;endif;endprocess;process(q)isbeginifq=8thenab<="1010";elseab<="1011";endif;endprocess;endarch

5、itecture;1)管脚图一、实验结果及总结系统时序仿真结果从系统仿真结果可以看出，本系统完全符合设计要求，同时从仿真结果可以看出，从输入到输出有一定的延时，在14ns左右，这正是器件延时特征的反映。实验过程出现的问题几解决方法：感觉实验比起前面的8位乘法器简单多了，除了以前遇到的问题基本上没什么其他的问题。