《精通VerilogHDL：IC设计核心技术实例详解》书后习题以及答案.doc

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1、注意：9.3程序代码由于本章所涉及的实例程序太长，并因篇幅所限我们把它放到了http://www.fecit.com.cn的“下载专区”。请到该书源代码文件的根目录寻找：JPEG实例程序.doc，这个文件就是本章所用的代码。第1章习题1．解释目前市面上的MP3Player为什么多采用DSPbased的设计，而在液晶屏幕里的图像缩放控制器（Scaler）为什么都采用硬件（Hardwirebased）的设计。mp3的动作时钟低，若采用硬件设计，则许多电路大部分时间皆在闲置状况，以DSP设计，调整程序即能解码WMA的编码格式，这是硬件

2、设计难以办到的。Scaler的动作频率在SVGA时高达135MHz，且功能性单纯，并不需要太大的弹性，故适宜采用硬件架构设计。若采用DSP设计，频宽和时钟将难以满足。2．叙述为什么需要做形式验证（FormalVerification）。最初是因为后端（AP&R）为了满足时序上的要求而加入Buffer，这使得电路存在功能被改变的风险，因此需要做形式验证。不过近年来形式验证已发展到RTL-RTL、RTL-Gate、Gate-Gate的互相比较，且在测试电路的加入后，形式验证显得更加重要。3．试简述IC开发的流程。参考本章1.2节部分

3、4．解释需降低系统功率消耗的原因。5．假设电路操作情形如图1-65所示，试估计电路消耗的Internalpower及Switchingpower。图1-65电路操作情形举例第2章习题1．描述一个模块通常会包含哪些部分？其中有哪些是必要的？模块名称、输出入管脚、管脚声明、参数定义、include声明、变量声明、程序主体、endmodule。只有模块名称、endmodule、变量声明、程序主体是必要的。2．利用我们在数字逻辑里学到的知识，将四输入的多任务器以其他逻辑器件（如NORGate）实现。3．定义一输入及四输出，输入输出都为8

4、位，两个选项的多任务器，其输出输入可以以表格描述如下。sel1sel0321000110101000in00in00in00in000试以Verilog语句描述其输出输入，并写出完整的测试平台测试。moduleex2_2;//testbenchregclk=0;reg[7:0]in=0;always#10clk=~clk;reg[1:0]sel=0;always@(posedgeclk)sel<=sel+1;integerseed=4;always@(posedgeclk)in<=$random(seed);//Circuitw

5、ire[7:0]out0=(sel==0)?in:0;wire[7:0]out1=(sel==1)?in:0;wire[7:0]out2=(sel==2)?in:0;wire[7:0]out3=(sel==3)?in:0;endmodule4．定义3位输入和6位输出，输出是此3位数平方的Verilog语句及测试平台。moduleex2_3;//testbenchregclk=0;reg[2:0]in=0;always#10clk=~clk;integerseed=4;always@(posedgeclk)in<=$random(

6、seed);wire[5:0]out=(in==0)?0:(in==1)?1:(in==2)?4:(in==3)?9:(in==4)?16:(in==5)?25:(in==6)?36:(in==7)?49:0;endmodule5．绘出下列VerilogHDL语句的电路，并估计时钟周期由哪一条路径（Path）所控制。reg[3:0]da,db,xor_reg,and_reg,or_reg,add_reg;always@(posedgeclkornegedgenrst)if(~nrst)beginda<=0;db<=0;endel

7、sebeginda<=din_a;db<=din_b;endwire[3:0]xor_op=da^db;wire[3:0]and_op=da&db;wire[3:0]or_op=da

8、db;wire[3:0]add_op=da+db;always@(posedgeclkornegedgenrst)if(~nrst)beginxor_reg<=0;and_reg<=0;or_reg<=0;add_reg<=0;endelsebeginxor_reg<=xor_op;and_reg<=and_op;or_reg<=or_op;add

9、_reg<=add_op;endreg[3:0]da,db,xor_reg,and_reg,or_reg,add_reg;always@(posedgeclkornegedgenrst)if(~nrst)beginda<=0;db<=0;endelsebegin