第4章锁存器和触发器.ppt

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1、第4章锁存器和触发器第四章锁存器和触发器4.1概述4.2锁存器4.2.1SR锁存器的基本原理4.2.2D锁存器的基本原理4.3触发器4.3.1RS型触发器的基本原理4.3.2JK触发器的基本原理4.3.3D触发器的基本原理4.1概述大多数数字系统中，除了需要具有逻辑运算和算术运算功能的组合逻辑电路外，还需要具有存储功能的电路，而构成存储电路的基本存储单元便是锁存器和触发器。锁存器与触发器是数字系统中的基本单元，具有存储功能，它能够存储一位二进制数字。因此，它们是一个具有记忆功能的基本数字逻辑电路。4.1概述无论锁存器还是触发器都有0和1两个输出状态，都有控制输出状态的输入端，

2、但只有触发器具有使能输出状态变化的触发端。加在锁存器或触发器输入端，使其输出状态改变的信号，称作驱动信号又称激励信号。为叙述方便，有时也简称输入信号。若通过输入端加入驱动信号使锁存器或触发器的新状态为1，则可以说存储了1；若通过输入端加入驱动信号使锁存器或触发器的新状态为0，则可以说存储了0。4.1概述有时锁存器和触发器这两个名词可以互换使用，因为它们都可以存储二进制信号，但是二者有区别，主要表现在锁存器是对脉冲电平敏感的存储电路，在特定输入脉冲电平作用下改变状态。触发器是对脉冲边沿敏感的存储电路，在时钟脉冲的上升沿或下降沿的变化瞬间改变状态。4.1概述（1）对锁存器和触发器

3、的基本要求为了实现记忆1位二值信号的功能，锁存器和触发器必须具备以下两个基本特点:①具有两个能自行保持的稳定状态，用来表示逻辑状态的0和1，或二进制数的0和1。②在触发信号的操作下，根据不同的输入信号可以置成1或0状态。4.1概述（2）锁存器与触发器的现态和次态锁存器与触发器接收信号之前的状态叫做现态，用表示。锁存器与触发器接收信号之后的状态叫做次态，用表示。现态和次态是两个相邻的离散时间里锁存器与触发器输出端的状态，它们之间的关系是相对的，某一时刻锁存器与触发器的次态就是下一个相邻时刻锁存器与触发器的现态。4.1概述（3）锁存器与触发器的分类①锁存器按照逻辑功能的不同，主要

4、有SR型和D型。②触发器按照逻辑功能的不同，主要有RS型触发器，JK型触发器，D型触发器和T型触发器等。4.2锁存器在组合电路中，输入信号一旦消失，输出信号也就跟着消失了，而锁存器的输入信号一旦出现，输出信号不仅出现，而且在输入信号消失之后仍然存在。一旦状态被确定，就能自行保持，直到有外部信号作用时才有可能改变。4.2.1SR锁存器的基本原理1.基本SR锁存器基本SR锁存器是由两个相互交叉的或非门而构成的，如图（a）所示，图（b）所示为其逻辑符号。4.2.1SR锁存器的基本原理电路有两个输入端，其中S端称为置位（1）端，R端称为复位端或清零（0）端。按照逻辑图，可以列出输出端

5、和的逻辑表达式：根据以上两式，可得基本SR锁存器的功能表，如表4.1所示。4.2.1SR锁存器的基本原理4.2.1SR锁存器的基本原理当S=R=0时，对应表4.1的第1行。根据式（4.2.1）和式（4.2.2），这两个输入信号对两个或非门的输出和不起作用，电路状态保持不变，可存储1位二进制数据。表4.1的第2、3行分别为锁存器的置0和置1操作。在Q=0，R=0的条件下，当S端出现逻辑1电平时，端输出电压下降，电路便迅速转换为Q=1状态。若原来状态为Q=1，则S端出现的1电平不改变其状态。电路是对称的，置0操作将使锁存器置为Q=0。4.2.1SR锁存器的基本原理当S=R=1时，

6、对应表4.1中的第4行。根据上述两式，，锁存器处在既非1，又非0的不确定状态。若S和R同时回到0，则无法预先确定锁存器将回到1状态还是0状态。因此，在正常工作时，输入信号应遵守SR=0的约束条件，也就是说不允许S=R=1。基本SR锁存器的保持和置0、置1功能，是一个存储单元应具备的基本功能，其典型工作波形如图4.2所示。4.2.1SR锁存器的基本原理图4.2基本SR锁存器的典型工作波形图4.2.1SR锁存器的基本原理例4.1图4.1（a）中基本SR锁存器的S,R端输入波形如图4.3所示，试画出和对应的波形。解：根据表4.1可以画出和端的波形如图4.3所示。需要注意，虽然图中①

7、、②两处输入信号违反了SR锁存器的约束条件，出现S=R=1，使的情况，但是，如果S和R的1电平不同时撤消，此后的输出状态仍然是可以确定的，如图4.3中③、④所示。而在⑤处，由于S和R的高电平同时撤消，所以锁存器以后的状态将无法确定，从而失去对它的控制，在实际应用中必须避免出现这种情况。4.2.1SR锁存器的基本原理图4.3例4.1的波形图4.2.1SR锁存器的基本原理基本SR锁存器也可以用与非门构成，其逻辑原理图和逻辑符号如图4.4所示。图4.4用与非门构成的基本SR锁存器4.2.1SR锁存器的基本原理