亚稳态&同步器.doc

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1、亚稳态（recoverytime）2009-06-2322:12　亚稳态：是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态[1]时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。亚稳态（metastability）时序电路采用触发器和锁存器作为存储单元，这两种器件都易进入亚稳态[1]。所谓亚稳态是指触发器无法在某个规定的时间段内达到一个可

2、确认的状态。如图1所示，对任何一种触发器，在时钟触发沿前后存在一个小的时间窗口（称为判决窗口，decisionwindow），输入信号在判决窗口内必须保持稳定，否则，触发器就会进入亚稳态，既无法预测该单元的的输出电平，也无法预测何时输出才能稳定在某个电平上。这个判决窗口由建立时间（setuptime）和保持时间（holdtime）两部分组成。并且时间窗口也是多种因素的函数，包括触发器设计、实现技术、运行环境以及无缓冲输出的负载等。输入信号陡峭的边沿可以将此窗口减至最小，随着时钟频率的升高，会出现更多有问题的时间窗口，而随

3、着数据频率的提升，这种窗口的命中概率会增加，即进入亚稳态的概率会增加。亚稳态不能从根本上消除，但可以通过采取一定的措施使其对电路造成的影响降低。[2]通常我们用故障间隔平均时间（MTBF，meantimebetweenfailures）来衡量亚稳态的影响。MTBF越大则说明亚稳态对电路产生地影响越小，反之亦然。如当MTBF等于几十年或者上百年时，我们就认为它对电路的影响基本上可以忽略。实验结果表明：对于输入为异步信号的电路，其MTBF与从亚稳态状态下恢复的时间长度（如图1所示的）有着指数的关系[3]。2同步器（synch

4、ronizer）在实际中，我们常用的是采用两级触发器串联的同步器（如图1）[4]。这种用两级触发器串联的同步器亦称为电平同步器（thelevelsynchronizer），它是其他同步器的基础。对于电平同步器，它能将输入第一级触发器的异步电平信号（保险起见，电平信号应保持大于两个同步时钟周期），转换成第二级触发器输出的同步电平信号。第一级触发器对输入的判决时间有整个同步时钟周期的长度。因此，它的MTBF比单触发器的同步器更大，即亚稳态所产生的影响更小，通常是在我们的可以容忍的范围之内。因此，对于高速率数字电路的同步器，通

5、常采取的策略是用触发器级联来实现时间缓冲，为电路从亚稳态下恢复过来提供时间，即以时间延迟为代价，降低亚稳态的发生对电路的影响。下面再分别介绍另外两种常用的同步器。2.1边沿检测同步器（theedgesynchronizer）如图2所示，边沿检测同步器在电平同步器的输出端增加了一个触发器。新增触发器的输出经反相后和电平同步器的输出进行与操作。这一电路会检测同步器输入信号的上升沿，产生一个与同步时钟周期等宽、高电平有效的脉冲。如果将与门的两个输入端交换使用，就可以构成一个检测输入信号下降沿的同步器。将与门改为与非门，可以构建

6、一个产生低电平有效脉冲的电路。当一个脉冲进入更快的时钟域中时，边沿检测同步器可以工作得很好。这一电路会产生一个脉冲，用来指示输入信号上升或下降沿。这种同步器有一个限制，即输入脉冲的宽度必须大于同步时钟周期与第一个同步触发器所需保持时间之和。最保险的脉冲宽度是同步器时钟周期的两倍。如果输入是一个单时钟宽度脉冲进入一个较慢的时钟域，则这种同步器没有作用，在这种情况下，就要采用脉冲同步器[5]。2.2脉冲同步器（thepulsesynchronizer）如图3所示，脉冲同步器的输入信号是一个单时钟宽度脉冲，它触发原时钟域中的一

7、个翻转电路。每当翻转电路接收到一个脉冲时，它就会在高、低电平间进行转换，然后通过电平同步器到达异或门的一个输入端，而另一个信号经一个时钟周期的延迟进入异或门的另一端，翻转电路每转换一次状态，这个同步器的输出端就产生一个单时钟宽度的脉冲。脉冲同步器的基本功能是从某个时钟域取出一个单时钟宽度脉冲，然后在新的时钟域中建立另一个单时钟宽度的脉冲。脉冲同步器也有一个限制，即输入脉冲之间的最小间隔必须等于两个同步器时钟周期。如果输入脉冲相互过近，则新时钟域中的输出脉冲也紧密相邻，结果是输出脉冲宽度比一个时钟周期宽。当输入脉冲时钟周期

8、大于两个同步器时钟周期时，这个问题更加严重。这种情况下，如果输入脉冲相邻太近，则同步器就不能检测到每个脉冲。3仿真结果如图4、5所示，在Modelsim下分别跑了两组边沿检测同步器和脉冲同步器的仿真。下面作简单的介绍。clk1为原电路时钟；clk2为同步时钟；pulse_din为脉冲同步器的输入，pulse_dout