QPSK调制解调Verilog代码.doc

《QPSK调制解调Verilog代码.doc》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。

1、不知道怎么写testbench，不会设置那些信号。求大神帮忙。下面是关于调制部分的verilog代码moduleqq(clk,reset,x,y);input[7:0]clk;//系统工作时钟input[7:0]reset;//系统控制信号????input[7:0]x;//系统输入信号output[7:0]y;//QPSK调制输出信号reg[2:0]cnt;//计数器reg[1:0]x_x;//输入信号的中间寄存器reg[3:0]carriers;//4路载波信号reg[1:0]y_y;//完成计数器，以期对模块时钟分频always@(posedgeclk)

2、beginif(!reset)cnt<=3'b000;//非阻塞赋值。当无系统控制信号时，计数器为0elsecnt<=cnt+1;//当出现系统控制信号时，计数器+1end//寄存器输入always@(posedgeclk)beginif(!reset)x_x<=2'b00;//当无系统控制信号时，无信号输入elseif(cnt[1:0]==2'b11)//对cnt的低两位进行判断x_x<={x_x[0],x};elsex_x<=x_x;end//产生载波信号always@(posedgeclk)beginif(!reset)carriers<=4'b0000

3、;//当无系统控制信号时，无载波elsebegincase(cnt)3'b000:beginy_y<=x_x;carriers<=4'b1100;//cnt为0时，对应相位为0的载波波形end//变化4？？？？3'b010:carriers<=4'b1001;//cnt为0时，对应相位为π/2的载波波形3'b100:carriers<=4'b0011;//cnt为0时，对应相位为π的载波波形3'b110:carriers<=4'b0110;//cnt为0时，对应相位为3π/2的载波波形default:carriers<=carriers;endcaseende

4、nd//完成调制//输出信号y比输入信号x延时8个clk的周期，这是由于赋值给寄存器所造成的。assigny=(y_y==2'b00)?carriers[3]://检测输入信号，判定输出波形。(y_y==2'b01)?carriers[2]:(y_y==2'b10)?carriers[1]:(y_y==2'b11)?carriers[0]:0;endmodule