电大新版电工电子技术形成性考核作业(四)及答案.doc

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1、最新最全电工电子技术形成性考核册参考答案一、判断题1、数字电路中某器件管脚的高、低电位，只能与逻辑代数中的逻辑变量值1、0相对应。（√）2、在门电路器件中，“74”指该器件为TTL电路类型、“40”指该器件为CMOS电路类型。（√）3、时序电路工作特点是：任意时刻的输出状态，不仅取决于当前输入，而且与前一时刻的电路状态有关。（√）4、555定时器，常用于模拟与数字混合使用的场合，其应用范围是对波形进行整形。（√）二、单项选择题1、逻辑函数表示方法中具有唯一性的是（A）。A.真值表B.表达式C.逻辑图D.卡诺图2、下列器件中，属

2、于组合逻辑电路的是（B）。A.加法器和计数器B.编码器和数据选择器C.译码器和寄存器D.计数器和定时器3、二进制计数器的计数长度为16，利用置数功能，可构成长度为（A）的其他进制计数器。A.小于16B.大于16C.等于16D.任意4、D/A转换器，其分辨率数值（C），分辨能力（C），且分辨率与满刻度输出电压（C）。A.越大，越高，有关B.越小，越低，有关C.越小，越高，无关D.越小，越低，无关三、简答题5最新最全1.对于或门、或非门，它们的多余输入端应当如何处理？对于与门、与非门，它们的多余输入端又应当如何处理？对于CMOS电

3、路多余输入端是否不允许悬空？答：对于或门、或非门电路，它们的多余输入端应当接低电位；与门、与非门，多余输入端应当接高电位。（对于TTL电路输入端悬空相当于高电位）CMOS电路输入端不允许悬空。2.组合逻辑电路的逻辑功能和电路结构的特点是什么？答：组合逻辑电路的特点是：从逻辑功能上看：输出只与当时输入的逻辑值有关，而与该时刻之前的输入及电路状态均无关，或称其没有记忆功能。从电路结构上看，构成组合逻辑电路的各门电路之间没有反馈环路。3.主从型JK触发器，在CP上升沿的作用下，其动作有何特点？答：主从型触发器，又称为电位触发型方式，

4、其动作特点是：时钟CP上升沿到来前一刻瞬间，J、K接收输入信号，并要求在CP=1期间，输入状态保持稳定。时钟下降沿到来后产生输出。4.边沿型JK触发器，在CP脉冲信号的作用下，其动作有何特点？（分为负边沿、正边沿两种情形）答：负边沿型（下降沿触发型）：CP下降沿到来的前一刻瞬间，J、K接收输入；CP下降沿到来后产生输出。正边沿型（上升沿触发型）：CP上升沿到来前一刻瞬间，J、K接收输入；CP上升沿到来后产生输出。三、综合题1.一个三位二进制数码由高位至低位分别送至电路的三个输入端，要求三位数码中有奇数个1时，电路输出为1，否则

5、为0。试画出逻辑图。解：（1）根据提出的逻辑功能要求，列出真值表如下表。ABCF5最新最全00001111001100110101010101101001（2）根据真值表列写出函数表达式F==上式中===所以F==B⊕A⊕C（3）画逻辑图由表达式可画出逻辑图如下图所示，它由两个异或门构成。A=1=1FB5最新最全C3.分析图1组合逻辑电路，写出逻辑函数FI、F2、F3、的表达式，并指出其逻辑功能。解：F1=A.BF3=A.BF2=AB+AB其逻辑功能是实现两个一位二进制数的比较功能。5.由中规模计数器74161构成的计数电路如

6、下图所示。设计数器的初态为0，即QDQCQBQA=0000，（1）绘出其计数状态图，（2）分析其计数长度是多少？5最新最全解：设计数器的初态为0，即QDQCQBQA=0000，绘出其计数状态图如下0000->0001->0010->0011->0100->0101->0110->0111->1000->1001->1010->1011->由于计数器的循环计数状态共有7个，即计数长度为7，是一个七进制加法计数器。5