数字电压表实验报告.docx

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1、实验五电压表实验1.设计过程：按照“建立项目文件”--“新建VHDL源文件”--“配置管脚”--“编译下载”--“芯片测试”的顺序。原理图：1.FPGA的系统时钟来自于小脚丫FPGA开发板配置的24MHz时钟晶振，连接FPGA的C1引脚。2.实验借助FPGA底板自带的ADC模块，具体信息如下：ADC模块的功能时实现模拟信号转换数字信号，主要包含P1（测试点）、Radj1（10K的可调电位器）和U3（8位串行模数转换器ADC081S）。在不外接其他信号的情况下，旋转电位计，ADC081S的输入电压在0到3.3V之间变化，通过模数转换实现ADC的采样，原理图连接如图所示：3.实验思路如下：1.

2、根据ADC模块的时序图，完成将ADC模块和FPGA引脚连接起来。时序图如下：1.根据程序的框图把完整的程序写出来，显示模块和译码模块利用以前写过的进行例化使用。以下是程序的框图：显示模块ledcode1ledcode2ledcode3ledcode4AD模块ad_clksdasckcsad_out[0..3]ad_out[4..7]VHDL汇编语言如下：1.总代码：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitydianyabiaoisport(clk:instd_logic;--定义输

3、入和输出sda:instd_logic;sclk:bufferstd_logic;cs:outstd_logic;sdata:outstd_logic;sck:outstd_logic;rck:outstd_logic);enddianyabiao;architectureoneofdianyabiaoiscomponentled_573--例化port(rst:instd_logic;clk_t_in:instd_logic;sdata:outstd_logic;H:instd_logic;ledcode1,ledcode2,ledcode3,ledcode4:instd_logic_v

4、ector(6downto0);dot:instd_logic_vector(3downto0);sck:outstd_logic;rck:outstd_logic);endcomponent;componentseg7coderport(data_in:inintegerrange0to15;seg7_out:outstd_logic_vector(6downto0));endcomponent;signalad_phase:integerrange0to19;signalclk_t_in:std_logic;signalad_clk:std_logic;signalad_out:std

5、_logic_vector(7downto0);signalad:std_logic_vector(7downto0);signaldata_in1:integerrange0to15;signaldata_in2:integerrange0to15;signalseg1,seg2:std_logic_vector(6downto0);--七段码beginu1:seg7coderportmap(data_in=>data_in1,seg7_out=>seg1);u2:seg7coderportmap(data_in=>data_in2,seg7_out=>seg2);u3:led_573p

6、ortmap(rst=>'1',clk_t_in=>clk,H=>'1',dot=>"0000",ledcode1=>seg1,ledcode2=>seg2,ledcode3=>"1111110",ledcode4=>"1111110",sdata=>sdata,sck=>sck,rck=>rck);--得到分频时钟,50-20000khz的分频process(clk)variabledivcnt:integerrange0to1000;beginifclk'eventandclk='1'thenifdivcnt=1000thendivcnt:=0;clk_t_in<=notclk_t_i

7、n;elsedivcnt:=divcnt+1;clk_t_in<=clk_t_in;endif;endif;endprocess;--ad模快process(clk_t_in)--ad_clk<=clk_t_in;beginifclk_t_in'eventandclk_t_in='1'thensclk<=notsclk;ifsclk='1'thenifad_phase=19thenad_phase<=0;elsead_p